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nand flash叠封星载固态存储控制器标准化通用仿真测试平台设计

发布时间 : 2024-10-21

作者 : 小编

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星载固态存储控制器标准化通用仿真测试平台设计

星载固态存储控制器是卫星的数据处理中心，负责卫星工程参数和有效载荷科学数据的接收、存储与传输。星载固态存储控制器使用现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)作为处理核心。FPGA是一种可编程的信息处理器件，可通过改变其配置信息实现不同功能，具有高集成度、高速、高可靠性等特点，在航天领域内得到了广泛应用。但是当FPGA中的程序存在隐性缺陷时，如因外部异常输入导致的内部功能模块状态机运行异常时，会导致FPGA输出错误信号，进而导致整个系统功能紊乱。因此需要对FPGA设计进行功能测试和时序测试。此外，由于航天任务对可靠性和安全性的特殊要求，还需要对其进行余量测试、安全性测试、恢复性测试以及边界测试等[1]。

图1所示为传统功能仿真测试平台模型。传统功能仿真测试平台由激励模块、待测设计和接收模块三部分组成。其特点是结构简单、功能单一，没有统一的架构和标准，且大都是基于特定的型号任务所开发的。这种“定制式”的测试平台存在很多弊端，如通用性和可移植性差、可读性差、不利于管理等。为解决上述问题，提出了一种基于System Verilog语言编写的星载固态存储控制器通用仿真测试平台架构，其内部设计采用层次化模型，内部接口与总线均采用由ARM公司提出的高级外设总线标准（Advanced Peripheral Bus，APB）。

1 标准化通用测试平台设计

1.1 测试平台概述

基于Verilog HDL和VHDL语言开发的测试平台存在重复利用率差、开发效率低等问题，而采用面向对象的专用验证语言System Verilog可以有效地解决这些问题。System Verilog充分吸收和借鉴了Verilog HDL、VHDL、System C和C++等语言的特性,使其可以在更高的抽象层级上对高度复杂的设计进行测试验证[2]。此外，测试平台架构应采用模块化和标准化设计，从而使测试平台具有更好的通用性，还应采用层次化结构设计，以有效增强测试平台的灵活性和稳定性。明确的层次设计可以有效地定义各层之间的接口，层与层之间的独立性也使得每一层可以采用其最合适的技术去实现而不影响其他层。

1.2 层次化结构设计

星载固态存储控制器设计的标准化通用仿真测试平台包含5个层次：测试层、场景层、功能层、命令层和信号层，层次化结构通用测试平台架构见图2。

最底层为信号层，负责将待测设计连接到测试平台，完成模块信号对接。信号层上层是命令层，驱动单元接收来自功能层的命令信息后将总线上的命令驱动到待测设计的输入上；接收单元负责收集待测设计的激励响应输出，并且按照命令进行分组；监视单元负责监视那些不受命令信号约束的独立信号，其可穿越整个命令的周期来搜寻这些信号的变化[3]。另外，如果当程序中 “不应发生”的事情的确发生的时候，监视单元将进行报警。因此，监视单元和接收单元的共同作用可以更加全面地监控测试过程中的状态变化，从而提高测试结果的可靠性。

功能层向下面对命令层。任务调度单元接收来自场景层的任务后，将任务分解成若干独立的命令。这些命令在被送往驱动单元的同时也会被送往检验单元。检验单元负责对比实际待测设计的激励响应与预测单元理想的响应结果。通过对检验单元中数据进行分析就可以判断当前任务下待测设计是否符合预期设计要求。

场景层根据来自测试层的激励约束，模拟实际任务中的各种场景。发生单元的组成部分根据不同的待测设计进行不同适应性更改，但基本模块均由信号源和数据源组成。信号源根据上层的约束信息产生相应激励信号，并控制数据源开始向待测设计发送数据。

测试层为整个测试平台的顶层，其中输入单元用来向测试平台发送创建激励的约束。功能覆盖率可以衡量所有测试在测试计划中的进展。

2 星载固态存储控制器通用测试平台实现

2.1 测试平台架构设计

基于层次化结构通用测试平台架构，结合工程型号任务需求，搭建星载固态存储控制器通用仿真测试平台，见图3。

通用测试平台中各模块接口均使用APB总线标准进行封装，并增加APB总线接口模块进行平台内各模块及测试平台与待测设计间通信。此外，增加参数配置模块，其可对发生单元中的数据源和激励源以及驱动单元中的时钟和复位模块进行配置。测试平台内嵌有参数可配置的Flash模型、SDRAM模型以及MRAM模型。通过参数配置模块可以对Flash模块等进行配置。其中，Flash模型设计采用分层结构，最底层由8 Gbit的基本单元组成，支持主存储区和空余区的读写，支持读、写和擦除等时间参数设置和初始坏块设置，以该基本单元为基础进行级联扩展，可实现不同存储容量、存储速率以及叠装构型的Flash器件的阵列模拟。

测试平台的各项参数配置需在测试开始前完成，即测试前向参数配置模块输入配置参数，完成对Flash阵列模型及其他模块的配置。对待测设计进行测试时，由测试输入模块向测试平台注入约束条件，发生单元根据收到的约束条件产生相应的激励源，激励信号经任务调度单元分别加载到检验单元和待测设计。同时数据源根据约束条件开始向任务调度单元发送数据。任务调度单元接收到待测任务信息后将待测任务信息下发到驱动单元。驱动单元生成驱动配置文件，调配各个模块向待测设计输入数据及相应的时钟复位信号。待测设计在接收到激励输入和数据后产生激励响应，接收单元对激励响应进行分类，随后将其送入到检验单元中的比较器。检验单元收到的激励输入被加载到参考模型中产生理想激励，随后比较器将理想激励与实际激励响应进行比较。通过对检验单元输出结果的分析就可以判断在当前约束条件下待测设计是否符合预期设计目标。功能覆盖率模块收集整个测试过程中的信息作为评价测试的充分性证据。

2.2 工程组织架构

通用仿真测试平台运行在仿真工具QuestaSim10.4c上，使用System Verilog语言开发。测试平台采用层次化组织架构，工程组织架构见图4。

测试工程组织架构为树状结构，顶层文件名为“Top_sim”，其中包含两个主要的一级结构：约束文件（Constri_files）和参数配置文件（Para_cfg）。约束文件包含数据输入约束（Data_in）和激励输入约束（Drive_in）两个二级结构。激励输入约束下分为直接测试（Direct）和随机测试（Random）两个三级结构[4]。直接测试可以保证测试验证过程有一定的复现性，而随机测试可以对待测设计进行更为充分的验证。参数配置文件（Para_cfg）用于对测试平台中相关模块进行配置以满足待测设计的要求。测试平台的执行脚本文件是采用TCL语言编写的扩展名为.do的文件，用于在测试时对工程文件进行自动组织与控制。

3 实验与应用

基于上述设计所开发的通用仿真测试平台已成功应用于XX-09型号卫星和XX-5A型号卫星数传FPGA的仿真测试。根据开发方提供的源程序以及《XX型号卫星数传FPGA需求规格说明》开展测试，测试流程图见图5。

首先运用代码检查工具对RTL级代码进行编码规则检查和代码审查，随后使用测试平台分别对待测设计进行功能仿真测试、对逻辑综合后网表文件开展门级仿真测试以及对布局布线后网表文件开展时序仿真测试。最后，使用静态时序分析工具和逻辑等效性检查工具对待测设计进行静态时序分析和逻辑等效性检查[5]。其中，功能仿真测试和门级仿真测试均在本文的通用仿真测试平台上完成。

以XX-09型号卫星为例，存储单元为两个64 Gbit NAND Flash叠装芯片并联构成的128 Gbit NAND Flash存储阵列，每个64 Gbit NAND Flash由8片8 Gbit的存储基片组成[6]。根据XX-09型号卫星任务数传FPGA任务书与需求规格说明，对数传FPGA开展功能需求分析及接口需求分析，共整理出82个功能相关测试子项，设计了415个测试用例，覆盖了功能测试、性能测试、时序测试、接口测试、安全性测试、余量测试、恢复性测试、边界测试、等效性检查共9种测试类型。仿真测试模块覆盖率和总体覆盖率结果见图6。功能仿真中对语句覆盖率和分支覆盖率进行分析，语句覆盖率达到91.5%，分支覆盖率达到97.4%，未覆盖原因为case条件语句中default分支不可达，经确认测试后功能正常。

对XX-5A和XX-09型号卫星数传FPGA分别采用传统仿真测试平台与本文仿真测试平台进行仿真测试，统计覆盖率与仿真周期数，结果见表1。

由表1知，传统仿真测试平台与通用仿真测试平台均可完成100%功能覆盖率，但通用仿真测试平台的仿真周期数是传统仿真测试平台的48%左右，而且具有更好的语句覆盖率和分支覆盖率。综上，本文所设计的仿真测试平台覆盖率性能良好并具有一定的通用性，相较于传统仿真测试平台可以有效缩短测试时间，并可以有效提高测试覆盖率。

4 结论

为解决传统测试平台通用性和继承性差、难升级、难维护等问题[7]，提出了一种基于层次化结构设计的仿真测试平台架构，并在此基础上结合APB总线标准开发了星载固态存储控制器的通用仿真测试平台。利用该平台对两个卫星型号任务的数传FPGA进行了仿真验证测试，结果表明测试平台可以有效支持对不同型号星载固态存储控制器的仿真测试，相比于传统测试平台优化了测试流程并提高测试效率，具有很好的工程应用价值。

参考文献

[1] 周珊，杨雅雯，王金波.航天高可靠FPGA测试技术研究[J].计算机技术与发展，2017，27(3)：1-5，11.

[2] 高虎，封二强，赵刚.基于Testbench的FPGA实物自动化测试环境设计[J].电子技术应用，2018，44(4)：48-51.

[3] FIERGOLSKI A.Simulation environment based on the universal verification methodology[J].Journal of Instrumentation，2017，12(1)：C01001.

[4] 杨志勇，董振兴，朱岩，等.星载高速大容量存储器文件化坏块管理设计[J].电子技术应用，2017，43(6)：11-14.

[5] BIRLA S，SHARMA S，SHUKLA N K.UVM-powered hardware/software co-verification[J].Journal of Information and Optimization Sciences，2017，38(6)：945-952.

[6] 林天静，阮翔，刘春.基于Flash控制器的FPGA在线加载功能设计[J].电子技术应用，2019，45(1)：88-91.

[7] 陈琳娜，孟建熠，林志涛.面向串行总线的层次化UVM验证平台设计[J].传感器与微系统，2018，37(9)：84-86，89.

作者信息:

张伟东1，2，3，董振兴1，2，朱岩1，2，安军社1，2

(1.中国科学院复杂航天系统电子信息技术国防科技创新重点实验室，北京100190；

2.中国科学院国家空间科学中心，北京 100190；3.中国科学院大学，北京100190)

「收藏」Flash闪存颗粒和工艺知识深度解析

[收藏] Flash闪存颗粒和工艺知识深度解析

原创： Hardy 架构师技术联盟 5天前

Wafer即晶圆，是半导体组件“晶片”或“芯片”的基材，从沙子里面高温拉伸生长出来的高纯度硅晶体柱(Crystal Ingot)上切下来的圆形薄片称为“晶圆”。采用精密“光罩”通过感光制程得到所需的“光阻”，再对硅材进行精密的蚀刻凹槽，继续以金属真空蒸着制程，于是在各自独立的“晶粒”(Die)上完成其各种微型组件及微细线路。对晶圆背面则还需另行蒸着上黄金层，以做为晶粒固着(Die Attach) 于脚架上的用途。

以上流程称为Wafer Fabrication。早期在小集成电路时代，每一个6吋的晶圆上制作数以千计的晶粒，现在次微米线宽的大型VLSI，每一个8吋的晶圆上也只能完成一两百个大型芯片。我们NAND Flash的Wafer，目前主要采用8寸和12寸晶圆，一片晶圆上也只能做出一两百颗NAND Flash芯片来。

NAND Flash Wafer

Wafer的制造虽动辄投资数百亿，但却是所有电子工业的基础。晶圆的原始材料是硅，而地壳表面有用之不竭的二氧化硅。二氧化硅矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达99.99%以上。晶圆制造厂再将此多晶硅融解，再在融液里种入籽晶，然后将其慢慢拉出，以形成圆柱状的单晶硅晶棒，由于硅晶棒是由一颗晶面取向确定的籽晶在熔融态的硅原料中逐渐生成，此过程称为“长晶”。硅晶棒再经过切段，滚磨，切片，倒角，抛光，激光刻，封装后，即成为集成电路工厂的基本原料——硅晶圆片，这就是“晶圆”。

下图是NAND Flash生产简要流程:

Die 就是芯片未封装前的晶粒,是从硅晶圆(Wafer)上用激光切割而成的小片(Die)。每一个Die就是一个独立的功能芯片，它无数个晶体管电路组成，但最终将被作为一个单位而被封装起来成为我们常见的闪存颗粒，CPU等常见芯片。

什么是ink Die

在晶圆制造过程中，会对Wafer中的每个Die进行严格测试，通过测试的Die，就是Good Die，未通过测试的即为Ink Die。这个测试过程完成后，会出一张Mapping图，在Mapping里面会用颜色标记出不良的Die，故称Ink Die。

Flash芯片封装分类

目前NAND Flash封装方式多采取TSOP、FBGA与LGA等方式，由于受到终端电子产品转向轻薄短小的趋势影响，因而缩小体积与低成本的封装方式成为NAND Flash封装发展的主流趋势。

TSOP: (Thin smaller outline package )封装技术，为目前最广泛使用于NAND Flash的封装技术，首先先在芯片的周围做出引脚，采用SMT技术（表面安装技术）直接附着在PCB板的表面。TSOP封装时，寄生参数减小，因而适合高频的相关应用，操作方便，可靠性与成品率高，同时具有价格便宜等优点，因此于目前得到了极为广泛的应用。

BGA: (Ball Grid Array也称为锡球数组封装或锡脚封装体 )封装方式，主要应用于计算机的内存、主机板芯片组等大规模集成电路的封装领域，FBGA 封装技术的特点在于虽然导线数增多，但导线间距并不小，因而提升了组装良率，虽然功率增加，但FBGA能够大幅改善电热性能，使重量减少，信号传输顺利，提升了可靠性。

采用FBGA新技术封装的内存，可以使所有计算机中的内存在体积不变的情况下容量提升数倍，与TSOP相比，具有更小的体积与更好的散热性能，FBGA封装技术使每平方英寸的储存量有很大的提升，体积却只有TSOP封装的三分之一，与传统TSOP封装模式相比，FBGA封装方式有加快传输速度并提供有效的散热途径，FBGA封装除了具备极佳的电气性能与散热效果外，也提供内存极佳的稳定性与更多未来应用的扩充性。

LGA: (Land Grid Array ) 触点陈列封装，亦即在底面制作有数组状态坦电极触点的封装，装配时插入插座即可，现有227 触点(1.27mm中心距)和447 触点(2.54mm 中心距)的陶瓷LGA，应用于高速逻辑 LSI 电路，由于引线的阻电抗小，对高速LSI 相当适用的，但由于插座制作复杂，成本较高，普及率较低，但未来需求可望逐渐增加。

Flash芯片封装叠Die(Stack Die)

由于NAND Flash单颗Die的容量有限，为了实现更高的容量，需要在一个封装片内堆叠几个Die。在Wire Bond的时候，用金线互连。

目前单颗Die的容量最高的为Micron公司的MLC 4GB，目前最先进的堆叠技术可以叠8层，因此理论上MLC单颗封装片可以做到32GB。Micron公司计划在09年Q4推出此容量的封装片。

Flash芯片TSOP封装和BGA封装的内部结构

TSOP封装只需要一个引脚框架，把NAND FLASH Die的Pad打线(Wire Bond)连接到引进框架上面即可。封装技术简单，成本低。但其打线方式只能从两边打线，因此stack die就比较困难。

BGA封装与TSOP封装不同在于其采用了Substrate，用电路板来对引脚走线，因此可以进行四面打线，这样在进行叠die的时候，就变得更加容易操作。但成本会比TSOP要高。

Flash芯片封装的尺寸，一些封装方式尺寸比较:

NAND Flash出货有两种产品样式:

一种是Wafer，即晶圆出货，这种产品样式一般客户采购回去需要再测试和COB封装等，这种客户多为闪存卡大客户。

一种是封装片出货，NAND Flash目前最普遍采用的是48TSOP1的封装方式，现货市场均为TSOP的封装片。

NAND Flash按工艺可分为SLC与MLC

SLC英文全称(Single Level Cell)即单层式单元储存。SLC技术特点是在浮置闸极与源极之中的氧化薄膜更薄，在写入数据时通过对浮置闸极的电荷加电压，然后透过源极，即可将所储存的电荷消除，通过这样的方式，便可储存1个信息单元，这种技术能提供快速的程序编程与读取，不过此技术受限于Silicon efficiency的问题，必须要用较先进的流程强化技术，才能向上提升SLC制程技术。

MLC英文全称(Multi Level Cell)即多层式单元储存。Intel在1997年9月最先开发成功MLC，其作用是将两个单位的信息存入一个Floating Gate(闪存存储单元中存放电荷的部分)，然后利用不同电位(Level)的电荷，通过内存储存的电压控制精准读写。MLC通过使用大量的电压等级，每一个单元储存两位数据，数据密度比较大。SLC架构是0和1两个值，而MLC架构可以一次储存4个以上的值。因此，MLC架构可以有比较高的储存密度。

TLC英文全称(Triple Level Cell)即一个单元可以存储单元可以存储3bit，因此需要8个等级的电位进行编码解码才能实现。其实TLC是属于MLC的一种。

SLC和MLC的基本特性表

Flash坏块的形成

NAND Flash的存储原理是，在写入(Program)的时候利用F-N隧道效应(Tunnel Injection隧道注入)的方法使浮栅充电，即注入电荷；在擦除(Erase)的时候也是是利用F-N隧道效应(Tunnel Release隧道释放)将浮栅上的电荷释放。

隧道注入和隧道释放的产生都需要十几伏的瞬间高电压条件，这对浮栅上下的氧化层会造成一定损伤，因此这样重复的操作(P/E Cycle)是有限的。SLC大概是100K次，MLC大概是10K次。达到读写寿命极限的时候存储单元就会出现失效，然后就会造成数据块擦除失效，以及写入失效，于是就会被标记起来，作为坏块，并将这个标记信息存放在Spare Area里面，后续操作这个Block时，需要Check一下这个信息。

Flash固有坏块

由于制造工艺的原因，通常普通的NAND FLASH从出厂开始就有坏块了，一般在2‰以下。一般芯片原厂都会在出厂时都会将坏块第一个page的spare area的第6个byte标记为不等于0xff的值。

NAND Flash的存储单元是有使用寿命的

NAND Flash的存储原理是，在写入(Program)的时候利用F-N隧道效应(Tunnel Injection隧道注入)的方法使浮栅充电，即注入电荷；在擦除(Erase)的时候也是是利用F-N隧道效应(Tunnel Release隧道释放)将浮栅上的电荷释放。隧道注入和隧道释放的产生都需要20V左右瞬间高电压条件，这对浮栅上下的氧化层会造成一定损伤，因此这样重复的操作(P/E Cycle)是有限的。SLC大概是100K次，MLC大概是10K次。

三星估算的SSD硬盘的寿命

如果每天对SSD写入4.8GB的数据，假设SSD总容量为16GB，那么，你至少需要3.34天才能对整个SSD的每个单元擦写一次；如果此SSD为擦写次数为100K的SLC单元，那么，你至少需要3.34×100K天才能使这个SSD完全失效；3.34×100K天＝913年，因此16G的SSD可以使用913年 。那么，如果是MLC的话，也至少可以使用91.3年。

晶圆制程工艺发展历史

芯片制程工艺是指晶圆内部晶体管之间的连线间距。按技术述语来说，也就是指芯片上最基本功能单元门电路和门电路间连线的宽度。

主流厂商的晶圆制程工艺以及下一代制程工艺的情况，如下表。

芯片制造工艺在1995年以后，从0.5微米、0.35微米、0.25微米、0.18微米、0.15微米、0.13微米、90纳米、75纳米、65纳米一直发展到目前最新的34纳米。

一步步印证了摩尔定律的神奇。以90纳米制造工艺为例，此时门电路间的连线宽度为90纳米。我们知道，1微米相当于1/60头发丝大小，经过计算我们可以算出，0.045微米(45纳米)相当于1/1333头发丝大小。可别小看这1/1333头发丝大小，这微小的连线宽度决定了芯片的实际性能，芯片生产厂商为此不遗余力地减小晶体管间的连线宽度，以提高在单位面积上所集成的晶体管数量。采用34纳米制造工艺之后，与65纳米工艺相比，绝对不是简单地令连线宽度减少了31纳米，而是芯片制造工艺上的一个质的飞跃。

目前最先实现34nm工艺的是Intel和Micron联合投资的IM，此技术被最先应用在了NAND FLASH上面，可见NAND FLASH的制程工艺跳跃是所有IC中最快的。

晶圆技术的发展都是受生产力驱动，必须向更小的制程间距和更大的晶圆尺寸发展。制程从2.0um、0.5um、0.18um、90nm一直到目前的34nm，晶圆尺寸从最初的5英寸发展到目前的12英寸，每次更迭都是一次巨大的技术跳跃，凝聚了人类科技的结晶，也一次次印证了摩尔定律的神奇。

晶圆尺寸的大约每9年切换一次。而晶圆制程由最初的几年更迭一次，到目前的基本上每年都能更迭一次。

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