高深宽比刻蚀和纳米级图形化推进存储器的路线图

随着市场需求推动存储器技术向更高密度、更优性能、新材料、3D堆栈、高深宽比 (HAR) 刻蚀和极紫外 (EUV) 光刻发展，泛林集团正在探索未来三到五年生产可能面临的挑战，以经济的成本为晶圆厂提供解决方案。

增加3D NAND闪存存储容量 的一种方法是堆栈加层，但堆栈高度的增加会带来更大的挑战。虽然这些挑战中最明显的是结构稳定性问题，但层数的增加意味着需要使用更深的通道来触及每个字线、以及更窄的狭缝沟槽以隔离连接到位线的通道（图1）。

图1：随着3D NAND堆栈超过128层，堆栈高度接近7微米，并将所需的通道孔和狭缝转变为高深宽比 (HAR) 特征，刻蚀的挑战越来越大。

高深宽比刻蚀的挑战

在硬掩膜沉积和开口形成以便刻蚀垂直通道之前，沉积交替的氧化物和氮化物薄膜层就是3D NAND生产工艺的开始，高深宽比刻蚀挑战也从这里开始。

随着行业向128层及更多层数发展，堆栈深度接近7微米，硬掩膜的厚度约为2-3微米，通道孔的深宽比正在接近90到100。

在此之后，应对在大量层中形成狭缝的挑战之前，会创建图1所示的“梯式”结构。沉积一层硬掩膜，将开口图形化并进行单步刻蚀以在所有的层形成狭缝。最后，必须去除氮化物层并创建钨字线。

为了使高深宽比结构的反应离子刻蚀 (RIE) 起作用，离子和中性反应物之间必须有协同作用。然而由于多种机制的阻碍，处理高深宽比结构时，很容易失去这种协同作用。

图2：离子和中性反应物被遮蔽，深宽比相关传导以及离子角分布是导致关键尺寸变化、刻蚀不完全、弯曲和扭曲等缺陷的重要因素。

首先，高压会导致等离子鞘层中的离子散射，并分散通常非等向性的离子能量或角分布。 因此，离子会错过孔或以更大的角度入射，撞到特征的顶部或侧壁。这种离子“遮蔽”使离子-中性反应物通量比率偏离协同作用（图2）。

如果将离子推下高深宽比特征，离子能量可能会增加，但这会增加掩膜消耗，反过来又需要更厚的掩膜或硬掩膜材料的创新。

除了这一挑战，还有离子撞击侧壁并导致通道某些部位关键尺寸 (CD) 大于所需的问题。当这种“弯曲”（图2）变得太大时，可能会导致两个孔接在一起。

但还有一个更大的问题——沿孔“扭曲”，这是由于射频等离子体系统中高阶谐波变形的充电效应导致了离子角分布的轻微变化。

高深宽比刻蚀问题的解决方案

仔细观察等离子体系统，尤其是射频子系统，就会发现一个解决方案。事实证明，降低频率，使得通过高压鞘层加速的离子传输时间接近半周期，就能最大化给定射频功率的离子能量峰值。频率降低和离子能量峰值提升导致离子的角分布减小，使它们更有可能到达高深宽比特征的底部（图3）。

图3：降低等离子体频率会减小离子的角分布，增加它们到达高深宽比特征底部的可能性。

因此，硬件设计专注向更低频率、更高功率和更低占空比发展。

尽管改变了硬件设计，但在128层或更多层数的常用氧化物/氮化物 (ONON) 刻蚀6.9微米深的通道孔仍然非常困难。

因此，泛林正在测试一种不同的方法来实现所需的刻蚀深度，即先通过设定（例如5微米）刻蚀通道孔，然后在侧壁上沉积保护性衬垫，以避免过度的横向刻蚀。在随后的步骤中，通道孔一直刻蚀到6.9微米。

添加衬垫以在不增加整个结构的关键尺寸的情况下进行额外的1微米刻蚀。虽然这个过程仍然需要诸多优化，但该测试展示了一条很有前途的、刻蚀更小更深孔的途径。

图形化面临的挑战和协同优化

逻辑和存储的图形化可能是芯片制造商削减成本和优化性能的重中之重。现在，这一切都关乎以最小的变化缩小到更小的结构。这种变化可以通过边缘定位误差 (EPE) 来衡量。

例如，对准孔面临几个变量的挑战，例如线边缘粗糙度、扫描仪套准精度误差以及关键尺寸变化，包括由EUV曝光随机误差引起的局部关键尺寸变化。器件设计通常受限于变化的极值，而不是平均值。比如，管理这些变化以适应最坏的情况可能占用逻辑后端高达50%的区域，并大幅增加制造成本。

控制变化的一种方法是通过工艺间协同优化，这通常意味着在刻蚀期间补偿光刻误差。为了协同优化起作用，刻蚀设备必须具有合适的可调性，以更好地控制跨晶圆以及晶圆到晶圆的刻蚀行为。

因为晶圆总会遇到不同的等离子体条件和气体分布，创造受控的温度变化反过来可以使工艺具备可调性，并有助于补偿腔室内和来自光刻机的变化。

控制温度从而控制刻蚀速率的一种方法是在卡盘和晶圆上创建可调温度区。十多年来，卡盘已从21世纪初期的单区设备演变为双区设备，然后是径向多区。最近，泛林的Hydra® Uniformity System中又演变到了非径向多区。

简化多重图形化

主要用于DRAM和PCRAM、有时用于3D NAND的多重图形化还面临着关键尺寸变化的挑战。图形化方案增加了工艺步骤的数量，而这种增加意味着更多的变化来源。

在自对准四重图形技术 (SAQP) 中，光刻、沉积和刻蚀的变化可能导致三种不同的关键尺寸。例如，在侧墙刻蚀时，可能会挖入底层。这种变化导致“间距偏差”，这已成为多重图形化的重大挑战。

如果刻蚀后可以将侧墙制成正方形，则可以克服这一挑战，泛林已经通过创造性地使用新型金属氧化物材料实现这一成果，无需深挖就可以将SAQP流程从八层简化为五层。

EUV曝光随机性的问题

EUV光刻预计很快就将成为逻辑和DRAM的主流，因此也需要仔细考虑由此工艺引起的变化。EUV光刻使用了高能量光子，并且该工艺容易受到随机变化的影响。

对于孔，随机行为会导致局部关键尺寸变化。在线和空间的情况下，线边缘粗糙度 (LER) 和线宽粗糙度等缺陷带来的影响是显著的。

例如，随机性限制通孔良率，并随通孔关键尺寸缩放不良。在小通孔关键尺寸处，即使是250W的扫描仪功率也可能不够，因此需要材料的创新以及后处理，以控制随着功率增加带来的EUV成本上升。

多年来，泛林在原子层刻蚀 (ALE) 方面的工作证明了该工艺能够克服这一挑战。原子层刻蚀包括表面改性继而刻蚀的自限性步骤。当多次重复这一循环时，原子层刻蚀可以将特征的高频粗糙度变得平整。

泛林及其合作伙伴在测试中测量了这种效应，EUV通孔局部关键尺寸均匀性 (LCDU) 因此提升了56%，从超过3纳米变为1.3纳米，对于某些芯片制造商来说可能还会降低到1纳米。

局部关键尺寸均匀性的改善在上游有重要影响：由于泛林的刻蚀和沉积工艺可以减少随机性引起的变化，因此EUV扫描仪可以使用更低的能量，这种光刻-刻蚀技术的协同优化可以将EUV成本降低两倍。

建立实现路线图的信心

现在，泛林已经为高深宽比结构以及原子层工艺开发了模块级解决方案，以处理存储器路线图中的边缘定位误差。 不过，为了沿着路线图自信地前进，设备供应商、材料供应商和芯片制造商在工艺开发的早期阶段必须共同努力，以经济且高效的方式满足存储器路线图的所有要求。

长存被制裁一年后，三星、SK海力士宣布3D NAND将迈入300层！

2022年，美光、SK海力士、三星等相继量产了232层3D NAND Flash，但是在美方的制裁之下，长存128层及以上NAND Flash的供应链受到严重阻碍。在此背景之下，这些国际大厂纷纷加速迈向300层，希望能主导未来3D NAND Flash的技术路线。

今年8月初，SK海力士公布了其最新的321层堆叠4D NAND Flash闪存样品。近日三星也被爆出将会在明年推出拥有超过300层堆叠的第9代V-NAND技术，未来的第10代V-NAND技术将可能达到 430层芯片。

值得一提的是，由于美方对于长江存储（YMTC）制裁导致供给侧产能的下降，原有的市场竞争机制被美国的行政令所打破，三星等海外存储器企业正在考虑重新涨价。据中国台湾媒体DigiTimes报道去年12月报道称，在YMTC被制裁后，三星马上就将其3D NAND Flash的报价提高了10%。

随着三星、SK海力士等大厂纷纷向更具竞争力的超过300层、400层堆叠的3D NAND Flash迈进，而长江存储受到制裁成本进一步提高，海外存储器企业很可能将进一步占领市场。

300层意味着什么? 更低的成本+高大的市场份额

自从NAND Flash闪存引入3D堆叠技术以来，随着堆叠的层数的持续攀升，使得NAND Flash的存储密度也在持续提升，单位容量的生产成本也越来越低。数据显示，每年单位面积下NAND Flash的密度都会增加约30%，使得每bit容量的成本每年可下降约21%。尽管未来NAND Flash堆叠层数的提升可能会面临很多制造工艺（比如高深宽比的刻蚀、键合等）上的挑战，但预计仍将可以继续扩展。

△图片来源：semianalysis

2022年5月，存储芯片大厂美光（Micron）发布了业界首个 232 层堆栈的3D NAND芯片。随后在2022年7月26日，美光宣布其232层堆栈的TLC闪存正式量产。这是全球首个量产的超过200层的闪存，也是业界密度最高的，达到了14.6Gb/mm2，单个die的原始容量为 1Tb（128GB），接口速度提升到2.4GB/s，写入速度提升了100%，读取带宽提升75%。2022年 12月15日，美光宣布其最新的基于232层堆叠的NAND Flash闪存芯片的SSD模组——美光 2550 NVMe SSD 已正式向全球 PC OEM 客户出货。

△图片来源：美光

今年6月8日，SK海力士宣布其在2022年8月开发完成的238层堆叠的NAND Flash芯片正式开始量产。据介绍，SK海力士238 层堆叠技术 NAND Flash芯片，与上一代 176层堆叠 NAND Flash芯片相比，最高传输速率提升了50%达2.4Gb/s，使得整体的平均读写速度提升了约20%，同时制造效率也提高了 34%，使得成本竞争力显著提升。

△图片来源：pc.watch.impress.co.jp

今年8月8日，SK海力士宣布，借助其最新发布的321层堆叠4D NAND Flash闪存样品，使其正式成为业界第一家完成300层以上堆叠NAND Flash闪存开发的公司。

据介绍，SK海力士321层堆叠的1Tb TLC 4D NAND Flash，相比上一代238层堆叠的512Gb 4D NAND Flash的单位容量提升了41%，延迟降低了13%，性能提升了12%，功耗降低了10%，并且生产效率也提升了59%。而其生产效率之所以能够大幅提升59%的原因在于，数据储存单元可以用更多的单片数量堆叠到更高，这使得在相同大小面积的芯片上达到更大储存容量，也进一步增加了单位晶圆上芯片的产出数量。

△图片来源：pc.watch.impress.co.jp

根据SK海力士公布的资料显示，其321层NAND Flash由三个deck（可以理解为单元串）堆叠而成，每个deck有107层堆叠。SK海力士现有的238层NAND Flash则是两个deck，每个deck为119层堆栈。

△图片来源：pc.watch.impress.co.jp

不过，目前SK海力士的这款321层NAND Flash还是样品，真正商用还需要进一步优化。根据SK海力士的计划，需要到2025年上半年才开始量产供货。

相比之下，三星的超300层NAND Flash进展则更快。三星在2022年底就已经开始批量生产采用第8代V-NAND技术的产品，为1Tb（128GB）TLC 3D NAND闪存芯片，达到了236层，相比于2020年首次引入双堆栈架构的第7代V-NAND技术的176层有了大幅度的提高。其所采用的双堆栈架构，即在300mm晶圆上先生产一个3D NAND Flash堆栈，然后在原有基础上再构建另一个堆栈。

根据最新曝光的资料显示，三星的超300层堆叠的第9代V-NAND将会沿用上一代的双deck架构。也就是说，三星的超300层3D NAND Flash将通过将两个150 层堆叠的deck堆叠在一起制成。尽管制造时间更长，但堆叠两个 150 层组件比构建单个 300 层产品更容易制造。不过目前三星并未披露其超300层NAND Flash的技术规格。

三星计划在2024年开始生产基于其超300层的第9代V-NAND技术的产品。三星还计划会在2026年推出430层堆叠的第10代3D NAND Flash，届时可能会采用三deck堆叠架构。此外，三星在今年FMS 2023 技术大会上还透露，其计划在2030年开发出1000层的V-NAND技术。

除了三星、SK海力士之外，美光、西部数据/铠侠等NAND Flash制造商也在积极向300层以上突破，因为如果他们不这么做，他们的单位存储容量的NAND Flash生产成本将会高于三星和SK海力士，从而使得他们在市场竞争当中处于劣势。根据预计美光将会在2025年量产超过300层的3D NAND Flash技术。而西部数据/铠侠目前拥有218层的 BiCS Gen 8 技术，至于何时会推出超300层的技术尚不确定。

更高的堆叠层数的3D NAND Flash，意味着单die的存储位元密度和容量都将大幅提升，同时单位容量的存储位元的制造成本也将得到大幅降低。这将直接为率先量产300层以上的3D NAND Flash芯片的三星和SK海力士带来更强的产品竞争力。

鉴于目前三星和SK海力士两家韩国厂商就已经占据了全球超过50%的3D NAND Flash市场，率先量产300层以上的3D NAND Flash也将有望帮助他们进一步提升市场份额，巩固他们在市场上的垄断地位。

需要指出的是，随着3D NAND Flash堆叠层数的持续提升，也将会面临技术架构及制造工艺上的挑战，比如在转向CBA架构（CMOS 键合阵列）以及在高深宽比的刻蚀、沉积等方面。

转向CBA架构

过去传统的NAND Flash制造是只使用一块晶圆，NAND 阵列和CMOS电路的集成要么是将CMOS电路放置在单元阵列旁边（CMOS Next Array 或 CAN），要么将CMOS电路放置在 NAND 阵列 (CUA) 下方。大多数 NAND 供应商在其最初的 3D NAND 工艺中实施 CAN 方法，然后在后续工艺中迁移到 CUA。仅美光和英特尔 (Solidigm) 在 32 层 3D NAND 路线图之初就实施了 CUA。随着3D NAND技术堆叠到128层甚至更高，外围CMOS电路所占据的芯片面积或将达到50%以上。为了解决这一问题，YMTC（长存）在2018年推出了全新的Xtacking技术，推动了高堆叠层数的3D NAND制造开始转向了CBA（CMOS 键合阵列）架构。

△图片来源：YMTC

CBA 架构则是通过将两块独立的晶圆分别制造NAND阵列和外围CMOS逻辑电路，然后将CMOS逻辑电路堆叠在NAND阵列之上，二者之间的垂直连接则需要相应的键合技术来实现，形成间距为10μm 及以下的互连，且不会影响 I/O 性能。另外，由于两种类型的芯片可以在不同的生产线上制造，因此可以使用各自优化的工艺节点分别生产，不仅可以缩短生产周期，还可以降低制造复杂度和成本。此外，CBA 架构也使得每平方毫米的存储密度、性能和可扩展性可以进一步提高。

但是，从传统的单片生产，转换到CBA 架构，需要增加对新的洁净室空间和设备的额外投资。尽管成本高昂，但随着使用传统方法实现 3D NAND 扩展变得越来越困难，所有主要3D NAND Flash供应商都将会转向CBA架构，升级混合键合技术。

作为率先转向CBA架构的YMTC来说，其在CBA架构方向上已经进行了大量的投资，不仅其自研的Xtacking技术已经进展到了3.0版本，其斥巨额投资的生产设施也是围绕着CBA架构的需要来构建的。2021年，YMTC还与Xperi达成DBI混合键合技术相关专利组合许可。这些方面的积极投入都成为了YMTC能够快速在数年时间内在3D NAND Flash技术上追平国际一线厂商的关键。

铠侠和西部数据是继YMTC之后首批采用CBA 架构技术大规模生产3D NAND Flash 产品的主要制造商，他们发布的BiCS8 就是基于CBA 架构。此外，SK海力士和美光也分别在2020年和2022年向Xperi（子公司Adeia）拿到了混合键合技术的授权。

根据Yole Intelligence今年7月发布的研究报告显示，其预计三星、SK海力士、美光和西部数据/铠侠都将在2026年量产基于CBA 架构的300层以上的3D NAND Flash。并预计三星将在2027年量产400层以上的3D NAND Flash。

△图片来源：Yole Intelligence

但是，从三星和SK海力士最新公布的信息来看，三星的300层以上的3D NAND Flash提前到了2024年量产，SK海力士也提前到了2025年上半年量产。这比Yole Intelligence的预测提前了一年。显然，在长存被制裁之后，三星和SK海力士进一步加快了迈向300层的进程。而这无疑将进一步扩大对于包括长江存储在内的其他竞争对手的竞争优势。

技术挑战之外

除了需要转向CBA架构之外，随着3D NAND Flash堆叠层数的持续提升，也对于高深宽比的刻蚀、沉积等制造工艺带来了更多的挑战，需要半导体设备厂商推出更为先进的制造设备来进行应对。

△图片来源：泛林集团

但是由于美方的持续打压，这也导致了国产NAND Flash厂商在迈向更高堆叠层数的3D NAND Flash将面临更大的非技术因素的挑战。

随着美国去年出台的半导体新规，以及联合日本、荷兰对于先进半导体设备的对华出口进行了限制，同时YMTC也遭遇了美方的直接制裁，不仅相关生产设备及零部件的获取受到了影响，而且此前购买的一些设备也面临不能交货或无法使用困境。即便是能够切换其他可以采购到的设备，也必然会影响到生产，并且会带来额外的成本。

作为转向CBA架构的领军企业及Xtacking技术开创者，此时YMTC不仅向300层升级发展受限（比如所需的先进的刻蚀设备采购受限），这将意味着难以通过进一步的技术升级来降低3D NAND Flash成本。同时，原有128层以上的继续生产也受限，当下的生存也面临较大压力。如果无法继续采用CBA架构，那么YTMC则需要另辟蹊径，这必然需要带来更大的研发投入和额外的生产设施投资。再叠加近两年来NAND Flash市场的需求和价格的持续下滑影响，对于YMTC带来了极大的成本压力和财务压力。

所幸的是，近期NAND Flash市场开始出现回暖迹象。TrendForce的数据显示，在下半年供应商大幅削减产量后，NAND Flash 现货价格不再出现低价交易，连续数周出现止跌趋势；本周现货市场 512Gb TLC wafer 现货上涨 0.28%，来到1.440 美元。三星近日也被传出将要对NAND Flash涨价8~10%的消息，国内的存储模组厂商也将配合涨价。这对于正处于困境当中的YMTC来说，也正是一个“回血”的机会。

近几年，在YMTC与三星等全球头部的存储厂商的积极竞争之下，成功将2TB的SSD价格从2000元打到了500元。可以说，在市场逆势之下，三星等头部大厂的降价竞争并未打败YMTC，但是来自美方的打压确实是给YMTC带来了非常大的生存压力。而手握Xtacking专利的YMTC在“CBA”的时代能否抗住供应链端的重重挑战和成本压力，应对友商300层以上产品的强力围攻？短期内我们恐怕还不能盲目乐观，先要看下半年存储价格的反弹机会长存是否能把握，毕竟先要生存，然后才能谈后续的发展。

编辑：芯智讯-浪客剑

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