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cmos nand门 4D闪存+176层，SK Hynix做到了

发布时间 : 2024-11-23

作者 : 小编

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4D闪存+176层，SK Hynix做到了

继美光之后，SK海力士宣布完成了业内首款多堆栈176层4D闪存的研发，容量512GB/64GB，TLC。SK海力士透露，闪存单元架构为CTF（电荷捕获），同时集成了PUC技术。公司将样品提供给controller公司去制作解决方案产品

海力士一直在推广96层NAND Flash产品中的4D技术，该产品将电荷阱闪存(CTF)与高集成度Peri相结合，并采用单元(PUC)技术。新的176层NAND闪存是第三代4D产品，从制造上来说，其能够确保业内最佳的每片晶圆产出。与上一代相比，除了容量增加35%，它采用2分裂单元阵列选择技术后，单元的读取速度比上一代提高了20%，在不增加进程数量的情况下，采用加速技术的数据传输速度也提高了33%，达到1.6Gbps。

对于移动解决方案产品，最大读取速提高了70%，最大写入速提高了35%，SK海力士计划在明年年中发布消费者和企业SSD，从而扩大产品的应用市场。

从技术层面来讲，NAND闪存层数的增加，会导致电池电流减少，沟道孔扭曲，以及由于双叠层未对准而引起的单元分布恶化。SK海力士通过采用创新技术，如单元层间高度降低、层变量定时控制和超精密对准，克服了这些挑战，并开发了行业顶级176层NAND闪存。

SK海力士还计划通过在176层4D NAND的基础上开发双倍密度的1Tb产品，以不断增强其在NAND闪存业务上的竞争力。

根据市场情报提供商Omdia的数据，NAND闪存市场预计将从2020年的4318亿GB扩大到2024年的1.366万亿GB，复合年增长率为33.4%。

4D NAND

2018年SK海力士推出96层512Gb的基于CTF(Charge Trap Flash, 电荷捕获型闪存)的4D NAND闪存。这款产品基于TLC（Triple-Level Cell，三层单元）阵列，采用3D CTF设计和PUC（Peri. Under Cell）技术。这是SK海力士在业内首次将3D CTF与PUC相结合，这与结合3D浮栅与PUC的方式不同。其结果，前者获得了业界最好的性能和生产效率。公司将该产品命名为“基于CTF的4D NAND闪存”，以区别于当前的3D NAND闪存技术。

电荷阱闪光灯(CTF)

与浮栅将电荷存储在导体中不同，CTF将电荷存储在绝缘体中，消除了电池之间的干扰，提高了读写性能，同时与浮栅技术相比，减少了单位电池面积。在CTF架构中，没有浮栅，数据被临时存放在闪存内由氮化硅成的非传导层，也就是所谓的保持室（Holding Chamber）中，从而可以获得更高等级的可靠性与更好的存储电路的控性。大多数3D NAND公司正在采用CTF。

PUC技术

这是一种通过在电池阵列下放置外围电路而使生产效率最大化的技术。那SK海力士的4D NAND与竞争“对手”3D NAND的区别是什么呢？SK海力士称其结合了自身CTF设计与Periphery Under Cell（PUC）技术。简单来说，3D闪存由阵列和外围电路两个主要组件组成。与传统3D NAND相同，SK海力士的阵列是垂直堆叠的层用于存储数据，而外围电路排列在单元边缘。由电路控制阵列，但随着NAND层的增加，它就会消耗芯片空间，增加复杂性与尺寸大小，由此增加产品的最终成本。

为了解决这一问题，SK海力士的4D NAND采用了PUC设计，将外围电路放置在阵列之下而不是围绕，来提高存储密度，同时降低成本。然而，这与英特尔和美光首次推出第一代3D闪存设计相同，那边称之为“CMOS under Array”（CuA）。并且，三星也已经宣布其将来会转向CuA型设计，因此这绝不能算是新技术了。

2分单元阵列选择技术（2-division cell array selection technology）

字线在NAND闪存电路中向电池施加电压。层数越多，字线越薄，就会降低细胞的高度，对字线的电阻越大，就会影响速度。通过将连接字线的电池与现有的电池相比分成两部分，可以降低电阻，从而缩短施加电压的时间，提高读取速度。

电池层间高度降低技术

随着层数的增加，通过钻孔形成存储单元就会变得困难。这导致电阻增加，电流减少，难以保证性能和可靠性。为此，这就需要尽可能降低单元间层的高度，但这会增加单元间的干扰和缺陷率。电池层间高度降低技术不仅大幅降低了176层的电池层间高度，而且通过相关工艺和设计技术确保了具有竞争力的性能/可靠性。

层变定时控制技术

增加层数和降低层高往往会导致通道孔扭曲和单元散射恶化，从而降低每一层的性能和可靠性。该技术根据每层的特性调整施加电压的数量和时间，以保持均匀的电池特性，提高了性能和可靠性。

超精密定位技术

由于随着层数的增加，不可能一次钻出用于单元形成的孔，所以使用两次钻出孔的双堆叠工艺。双堆叠技术的核心是使堆叠误差最小化。如果堆栈没有正确对齐，将导致堆栈之间的电流流动不顺畅，并发生恶化，降低成品率、性能和可靠性。SK海力士自2017年推出72层的产品以来，就一直在使用双堆叠技术，对176层产品进行了改进，并基于自身的专业知识，实时自动校正孔的位置和尺寸。

存储厂商们各自努力，176层顶峰见实力

在全球NAND市场份额中，虽然美光排在第七位，但是在堆叠能力方面，美光却毫不逊色。美光是第一家发布176层3D NAND的存储厂商，其第五代3D NAND闪存是176层构造，这也是自美光与英特尔的存储器合作解散以来推出的第二代产品。2020年11月9日，美光宣布将批量发售世界上第一个176层3D NAND。

据美光官网介绍，该176层NAND采用了独特的技术，替换门架构将电荷陷阱与CMOS阵列下（CuA）设计相结合，与同类最佳竞争产品相比，其die尺寸减小了约30％。

三星电子作为全球NAND领导者，占有33.8％的市场份额，如果三星想在很长一段时间内保持这一头把交椅，就必须始终走在前面。三星电子计划在2021年上半年大规模生产具有170层或更多层的第七代V-NAND闪存，并将使用字符串堆叠方法，结合两个88L模具，新芯片还将采用“双栈”技术。行业观察家表示，由于三星电子改变了其堆叠方法，该产品的发布已被推迟。

铠侠也没闲着，值得一提的是，NAND闪存由东芝于1987年首次提出的。今年10月，铠侠表示，铠侠将在日本中部三重县的四日市工厂内建立一个新的1万亿日元（95亿美元）工厂，以提高其尖端NAND闪存的产量，因为他们的目标是满足5G增长推动的不断增长的需求网络。这项投资将与美国合作伙伴Western Digital进行。该工厂将从明年春季开始分两个阶段进行建设。这家占地40，000平方米的工厂将是铠侠最大的工厂。

英特尔也谈到了他们的3D NAND技术。早在2019年9月于韩国首尔举行的英特尔存储日上，英特尔宣布他们将跳过业界大多数人正在开发的128层NAND闪存节点，并将直接跳到144层。

西部数据于今年1月份宣布，它已经成功开发了其第五代3D NAND技术BiCS5，BiCS5设计使用112层，而BiCS4使用96层。

长江存储进步非凡，他们坚持创新发展，走差异化的路线，于2018年7月正式推出自家的独门绝技Xtacking®架构。传统3D NAND架构中，外围电路约占芯片面积的20~30%，降低了芯片的存储密度。随着3D NAND技术堆叠到128层甚至更高，外围电路可能会占到芯片整体面积的50%以上。Xtacking®技术将外围电路置于存储单元之上，从而实现比传统3D NAND更高的存储密度。2020年4月，长江存储抢先推出了128层QLC 3D NAND闪存芯片X2-6070。目前长江存储的技术已经处于全球一流的水准，下一步就是解决产能的问题。

IC基础知识CMOS器件

该内容转载自Andy的ICer之路

1、MOS晶体管结构与工作原理简述

　　我们或多或少知道，晶体管在数字电路中的主要作用就是一个电子开关，通过电压或者电流，控制这个“开关”开还是关。晶体管大概有两种分类：一种是双极性晶体管（BJT，bipolar junction transistor），另外一种是金属-氧化物-半导体场效应晶体管（MOSFET或者MOS，metal-oxide-semiconductor field effect transistor）。我们这里主要来聊聊MOS了，那个BJT在现在数字IC设计中已经不是主流工艺了。

　　①MOS晶体管分为PMOS和NMOS，是哪一类MOS取决于衬底和掺杂浓度 。至于是怎么形成的，这太复杂了，简单的三言两语说不清楚，这里干脆就不说了，我们直接来看他们的截面图和简单地讲解它们的工作原理好了（以下均以NMOS为例）。

NMOS晶体管的横截面结构如下所示：

　　最底层是硅晶元圆衬底（substrate）(Body Si那里),最顶上是导电的栅极（gate），中间是二氧化硅构成的绝缘层。在过去栅极是由金属构成的，因此叫做金属-氧化物-半导体，现在的栅极使用的是多晶硅（poly）。MOS结构中，金属(多晶硅)与半导体衬底之间的二氧化硅会形成一个电容。

　　好吧，上面那一段看不懂也没关系，也不重要，需要你记住的是，上述的NMOS晶体管中，衬底是P型的，衬底上有两个n型的掺杂区域分别称为源极（Source）和漏极（Drain）（其实你把左边定义为漏而右边定义为源也没有问题，因为这个时候这个器件是对称的，在连接电源和地之后，S和D才真正确定）,中间最上面的称为栅极（ Gate），这就是NMOS的三个电极了（实际上的MOS是一个4端器件，它的衬底也是一个端）。下面来说一下他们怎么工作。

　　前面我们说了，晶体管的作用就是大致就是一个开关，在电流或者电压的控制下进行开和关，对于NMOS晶体管，我们现在给它加上电压，让它开始工作：

如上图所示，加上电压后，所谓的源极，就相当于电子的源头；所谓的漏极，就相当于漏出电子的开口；而中间的栅极，就像控制开关一样：一方面通过控制在栅极施加的高电平电压，使源漏之间出现沟道，电子通过沟道从源极流向漏极，电流的方向也就是从漏到源了，从而进行导电，也就是“开关”打开的的时候（由于是形成的N 沟道，也就是电子导电，因此成为N型CMOS）。另一方面再通过控制在栅极施加低电平电压，让沟道关断，因此就源漏之间就关断了，也就是“开关”关断的时候。上面就是NMOS的结构和工作流程了。（PMOS的工作流程恰好相反：通过控制在栅极施加的低电平电压，进行打开，而通过控制在栅极施加高电平电压，让沟道关断。）

注意：栅极的电压达到一定数值时，沟道才会形成，沟道形成时的电压称为阈值电压（Vth） 。

　　②下面我们来看一下I-V特性曲线（注意这两个称呼，一个是转移特性曲线，一个是输出特性曲线）：

　　　在前面我们知道，对于NMOS，源极(S)是接地的，漏极（D）是接数字电源的，在工作的时候，一般Vds是不变的，然后根据栅极（G）上的电压决定沟道是否导通。工作的时候，Vg的值（也就是输入信号的电压值）是一个定值，要么高电平（可能有波动），要么是低电平，从这里我们也知道NMOS工作的时候，是有电流从电源（VDD）流到地（GND）的（也就是从D流到S的），在电源电压不变的时候，这个电流随着栅极上的电压增大而增大。

　　　　③接着我们看看MOS的内部形成的电容（寄生电容），如下图所示：

　　　主要分为：

　　　　（1）栅和沟道之间的氧化层电容C1；　

　　　　（2）衬底和沟道之间的耗尽层电容C2；　

　　　　（3）多晶硅栅与源和漏的交叠而产生的电容C3 和C4；　

　　　　（4）源/漏区与衬底之间的结电容C5与C6。

　　好吧，其实这些个MOS这个电容我们看看就好了，毕竟我们不是做器件的。

2、CMOS单元电路与版图

　　在现在工艺中，我们主要使用的是成为CMOS（互补型半导体，Complementary MOS）的工艺，这种工艺主要就是把PMOS和NMOS这两类晶体管构成一个单元，称为CMOS单元或者反相器单元，其结构把PMOS和NMOS同时集成在一个晶元上然后栅极相连，漏极相连，下面是它的结构图（关于电路符号和功能将在后面讲）：

　　在上图中，左边是NMOS，右边是PMOS。A是共连栅极输入，Y是共连漏极输出，VDD连接PMOS的源极，GND连接GND。关于CMOS工艺阱的问题可以进一步查看该链接：http://www.doc88.com/p-065160919221.html

下面电路符号图了，上面的那个CMOS反相器对于的电路符号图如下所示：

　　现在我们就来分析一下这个CMOS反相器的工作原理来说明这个为什么CMOS工艺是主流吧：

　　A 当输入信号A=1时，PMOS关断，NMOS打开，输出信号Y的电压相当于GND的电压，也就是Y=0；在这个过程中，从VDD到GND这一个供电回路都没有导通，因此理论不存在电流从VDD流到GND，因此功耗为0.

　　B 当输入信号A=0时，PMOS打开，而NMOS关闭，输出信号Y=VDD=1，但是从VDD到GND这一个供电回路也没有导通，因此理论上也不存在电流从VDD流到GND，因此功耗也为0。

　　C 因此可以得出，理论上反相器进行传输信号时，没有功耗（好吧，我们应该这样说：功耗极其地低），这就是为什么使用CMOS的工艺的原因。

　　下面我们来看一下CMOS单元的版图：

　　左边是CMOS的电路符号，右边是版图（这个版图先凑合着看），下面来说一下这个版图吧：

　　这是一个是使用了p阱CMOS工艺的反相器版图。首先是从下往上看，金属（蓝色）连接到数字地（Vss）上面；白色背景红色虚线边框的P阱区域是为说明，下面的绿色掺杂区域形成的是NMOS，上面绿色掺杂区域形成的是PMOS；

　　然后绿色的掺杂区域分布在红色的多晶硅附近，然后多晶硅连在一起（也就是把PMOS和NMOS的栅极连在一起），然后通过金属引出（那个X表示通孔）为输入Vi。

　　然后下面的NMOS的源极通过通孔跟金属连在一起（绿色跟蓝色通过X连在一起）；NMOS和PMOS的漏极通过通孔连接到同一块金属上面然后当做输出。

　　PMOS的源极通过通孔连接到金属然后连接到了数字电源上。

　　上面的右图中，也展示出左图中的宽长比：在右边的版图中，NMOS的沟道是1/1，即沟道宽度与沟道长度的比例是1:1，而PMOS的宽长比是3:1（我们可以看栅与有源掺杂区的重叠部分来体会器件的宽长比，其中栅的宽度大致为沟道的长度）。在手画版图时，要注意是先后的区别，也就是哪一个区域被哪一个区域覆盖，简而言之就是：基本衬底在最下面，一次往上是阱衬底，然后是有源掺杂区，接着是栅，最后是金属和通孔。

　　更加抽象（好看一点）的图如下所示（N阱CMOS工艺）：

　　版图的基本知识就到这好了，更详细的知识还是查看更专业的书籍吧。

3、CMOS门电路

　　①CMOS非门：上面的一个CMOS单元的功能就是非门的功能了，因此CMOS非门也就是这个CMOS的单元，也称为反相器。其电路结构就是反相器的电路结构。

　　②（二输入）CMOS与非门（NAND）：

直接上图吧，CMOS与非门的电路符号结构如下所示：

　　　　（PMOS的电路符号栅极处本来应该有个小圈圈，表示低电平有效的）

③（二输入）CMOS或非门(NOR)的电路符号和工作原理如下所示：

　　　　　　（PMOS的电路符号栅极处本来应该有个小圈圈，表示低电平有效的）

　　数字逻辑电路都可以由上面的三种电路化简构成，也就是说一个电路可以由NAND或者NOR电路构成，我们来看看他们的特点来推导数字CMOS电路的特点。

容易知道（反正我们就当做结论好了）：

　　反相逻辑门的通用结构如下所示：

　　此外我们也注意到，使用到与功能的时候，NMOS网络是串联的；使用或功能时，NMOS网络是并联的。因此可以这么记忆：要NOMS都一起，才能一起（与），只要NMOS其中一个就可以（或），与还是或，可以根据NMOS的串并结构判断。

　　然后设计多少个输入的NXXX门，就把多少个NMOS串/并联起来，然后PMOS就是并/串就可以了。

4、CMOS的功耗表示

　　功耗是单位时间内消耗的能量，在数字系统中的功耗主要包括静态功耗和动态功耗，我们将从CMOS电路角度聊聊静态功耗和动态功耗。

　　CMOS的静态功耗：当CMOS不翻转/不工作时的功耗。在CMOS都不工作时，也就是晶体管都处于截止状态的时候，从VDD到GND并不是完全没有电流流过的，还是有些微电流从电源流到地，这个静态电流Idd称为电源和地之间的漏电流，跟器件有关（至于漏电流是怎么引起的，这里就不再阐述了）。初中的时候，我们就学过P=UI，因此静态功耗就可以这样表示 :

Ps = Idd*Vdd.

　　CMOS的动态功耗是信号在0和1变化之间，电容充放电所消耗的功耗。我们知道，不仅仅CMOS器件有寄生电容，导线间也有电容。将电容C充电到电压Vdd所需要的能量CVdd^2 。如果电容每秒变换f次（也就是电容的切换频率为f，在一秒内，电容充电f/2次，放电f/2次），由于放电不需要从电源那里获取功耗，因此动态功耗就可以这样表示：

　　　　　　　　Pd = 1/2* C*Vdd^2*f 即：

PS：上面主要是列举了一些主要的功耗，比如动态功耗中除了翻转时电容消耗功耗外，还有在栅极信号翻转的时候PMOS和NMOS同时导通引起的短路功耗。

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