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nand闪存阵列架构后IPO时代Pure Storage表现突出 NVMe或成为新型闪存

发布时间 : 2024-11-24

作者 : 小编

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后IPO时代Pure Storage表现突出 NVMe或成为新型闪存

Pure Storage全闪存阵列继续成长崛起，在2017财年第三季度收入同比增长了50%。

Pure Storage的表现超出了华尔街的预期，并称已经实现了近8亿美元的年运营率，它肯定希望目前这个季度保持这个增速，按照它的计算，在未来6个月时间内将会成长为一家年运营率达到10亿美元的公司。

该季度Pure Storage的收入为1.97亿美元，环比增长20.7%，净亏损为7880万美元，因为Pure Storage把很多资金用于了业务建设上。一年前它的净亏损为4430万美元，上个季度为5960万美元。

Pure Storage表示，基础业务的健康状况有所改善，例如，毛利率从一年前的61.6%增加到64.8%。

Pure Storage首席技术官Tim Ritters表示：“我们对创纪录的第三季度收入和显著的运营状况改善感到非常兴奋。我们将继续专注于推动增长和获得更多市场份额，密切关注盈利能力。”

Pure Storage的客户数量增加了300个，总数超过2600个。

2017财年第三季度Pure Storage的收入和净收益

财报声明中宣称有3000万美元的法律费用，我们的理解这是指EMC-Pure的知识产权法律争端。这个争端终止于10月，涉及到Pure Storage要支付给EMC一笔现金，但具体金额未对外透露。

Stifel MD Aaron Rakers表示，Pure Storage“不期望未来几个季度NAND闪存的价格小幅增长会给业绩带来显著影响”。

展望未来，针对非结构化数据开发的FlashBlade产品据称有很大的收入潜力。Pure Storage表示，早期试用客户很喜欢这款产品，预计将会在这个季度全面供货，会给该季度带来实质性的收入——也就是2017年春季。

Pure Storage计划向其阵列中增加NVMe框架访问功能。Pure Storage公司首席执行官Scott Dietzen在博客中表示：

“我们相信所有NVMe将像全闪存阵列一样大，我们的传统竞争对手是很难交付的。NVMe有能让数据并行处理性能提升百倍的潜力——远远超过磁盘协议。NVMe扩展至覆盖网络，消除了局部限制，让机架或者集群内的应用可以访问PB级的数据，就像是本地资源一样(提供更具可扩展性的选择，替代服务器本地存储或者在很多云原生应用中备受欢迎的DAS模式)。Pure Storage云提供商业务的增长速度是其他客户的两倍，有超过400家软件即服务(SaaS)、基础设施即服务(IaaS)以及互联网(消费云)的客户。”

Dietzen说，Pure Storage准备好转向使用商用固态盘，提供比Pure Storage专有闪盘更高的性能和更优的成本。

Pure Storage产品副总裁Max Kixmoeller在一篇博客文章中表示，Pure Storage正在寻求“交付下一代融合基础设施，针对云和新型堆栈应用设计，在云时代轻松实现应用开发和数据保护。”

Pure Storage对下个季度的收入预期在2.19亿美元到2.27亿美元之间，平均符合年增长率为48%，这样整个2017财年的收入大约是7.231亿美元，相比2016财年增长64.2%。后IPO时代Pure Storage的增长超过了竞争对手，证明了到目前为止独立存储还不会消亡。

三星的3D V NAND的堆叠层数由32层提高到48层

Techinsights讨论三星的32层与48层3D V-NAND在结构上的不同

三星己经开始量产它的48层3DVNAND芯片（48层单元栅在一个NAND中串接在一起，称作第三代）应用在SSD中，如SSDT3（mSATA及850EVOV2），NVMeSSD（PM971-NVMe）以及企业级SSD（PM1633a）

在三星最新的48层器件中是采用16个NAND管芯堆叠一起,然后用引线键合技术连结。三星的48层V-NAND器件中集成了512GB存储单元，表示每个NAND芯片是32GB(256GB)。三星的32层(第二代)V-NAND芯片包括10.67GB(85.33GB)。它的第二代与第三代V-NAND有什么不同，不会仅是32层与48层数之间的差异。

TechInsights从单元结构，材料，布局及封装全面进行分析与比较，下面是其中的亮点;

存储器密度及芯片尺寸

图1表示16个48层V-NAND芯片与两个F-Chips封装在一个MCP(multichip package)中,32层V-NAND芯片面积是84.33平方毫米，而48层芯片为99.8平方毫米,如图2所示,表示它的长度更长,面积增加了17.3%。以单位面积的存储器密度计增加到每平方毫米2.57Gb。相比先进制程的2D NAND器件如东芝的15纳米是TLC NAND是1，28Gb/mm平方.

在管芯布局方面的关键不同如下;1),平面NAND存储器阵列的面积,2),位线开关和页缓冲区的面积,3),逻辑及外围电路的面积,及4),增加F芯片。每个管芯有两个区。NAND存储器阵列的面积由48.9平方毫米增加到68.7平方毫米，表示增大40.3%。位线开关电路面积与32层一样，页缓冲区的面积减少20%。逻辑及外围电路面积减少34.8%，换句话说三星大大缩小页缓冲电路与外围电路的面积，可以进一步增加存储器密度及提高管芯的效率。在MCP结构中16芯片堆叠，每个芯片的厚度己由132微米缩减至36微米。

Figure 1. Samsung 48L V-NAND device stacked withsixteen vertically stacked NAND dice and two F-Chips, teardown image(Source: TechInsights)

Figure 2. Comparison die photograph with 32L and 48LV-NAND (Source: TechInsights)

采用Fchip新的结构

在去年ISSCC 2015会上三星提出在NAND闪存MCP中引入嵌入式F Chip结构。总体上SSD的硬件结构是由存储器控制器,NAND闪存及DRAM组成。

.F Chip实现点对点在存储器控制器与F Chip之间的I/O总线的拓扑联结,当在沟道的存根处遭受到不受欢迎的反射时。除此之外,F Chip减少在F Chip到NAND接口的电容负载,通过执行和平均分配在F Chip与NAND之间的两个内部I/O总线。它支持由I/O讯号由存储器，控制器到NAND器件的时间再分配模式。

由于在带异步接口的NAND器件中固有的时序抖动,F Chip同样可减少时间容限。一个F Chip连接8个V NAND芯片,表示在一个16个芯片堆叠结构中嵌入两个F Chip。图3表示在MCP中去除F Chip后的结构图。F Chip包括电路模块,如ROM,DCgenerator,CMD编码器,数据通路,TX/RX及引线键合区。F Chip芯片面积为0.057平方毫米。

Figure 3. F-Chip die removed from Samsung 48L 3DV-NAND MCP (Source: TechInsights)

存储器单元阵列结构与架构

与第二代32层VNAND比较，显然第三代48层VNAND单元结构有更多数量的单元栅，意味着工艺集成具有更大挑战及可控性。硅沟道孔及CSL（common source line）的沟漕付蚀工艺的深宽比分别为约33及26，相比32层V NAND更高。CTF(charge trap flash memory)或者CTL(charge trap layer)通常采用铝基的高k介质阻挡层。

选择晶体管包括SSL( string select line)及GSL(ground select line),dummy gates及bitline strap的设计与上一代一样,但是SEG(silicon epitaxial growth)硅外延的高度减小。32层V NAND器件有三层金属层,而48层V NAND有四层金属层。一个附加的新的金属层(通常称M0)加在CSL/MC层上,可能是为了提高单元设计的效率。

1y nm 2D和48层3D V NAND的成本比较

1y nm 2D平面型NAND,如16nm或15nm MLC/TLC NAND器件，它的存储器单元阵列及外围电路包括well/active/isolation(SA-STI,自对准STI)形或;cell FG/CG及周围栅的形成以及接触与互联(金属和贯孔)形成。显然在2D 平面型 NAND器件制造工艺中需要采用DPT(两次图形曝光),或者QPT(皿次图形曝光),甚至空气栅工艺来作存储器单元阵列中的active,字线及位线的图形。因此在1y nm NAND制造中通常要40-45张掩膜。

另一方面,在32层3D V NAND器件中,采用垂直硅通孔技术( CHT),及20nm的位线 half pitch(用DPT两次图形曝光)需要使用超过50张掩膜,由于反复修整在存储器阵列的边缘要与每个钨接触孔连接的如楼梯状的栅线的图形。而在48层3D V NAND中需要56张掩膜。

尽管48层与32层在存储器结构/材料及单元设计是一样的,但是栅堆叠层数的增加会引起光刻工艺的吞吐量,缺陷及成品率的问题。随着NAND制造商都热切量产48层,64层,96层,甚至128层时提高成品率成为首要任务，以及期望位成本继续呈陡坡的下降。

未来NAND闪存的技术

与3D NAND一样,2D器件的竞争发展也在进行之中。显然2D NAND的尺寸继续缩小可能己达极限,因此主要的NAND供应商如三星，东芝，新帝,美光,英特尔后SK海力士都在攻克3D NAND,通过园柱形沟道把NAND垂直的串在一起。当单元栅堆叠的层数越来越多时,相比2D NAND有望可提供更高的密度，高功能，更高可靠性及更低功耗。时至今日三星的32层及48层3D V NAND及Micron/Intel的32层 3D NAND开始量产供应市场。

东芝,新帝和SK海力士，它们的3D NAND还未量产，比预期的拖长时间。三星领先的32层及48法3D V NAND是基于电荷俘获型闪存(CTF)架构,或者称电荷俘获层(charge trap layer,CTL),采用高k阻挡层及金属栅。CTL是一层非导电层，如氮化硅层，可作为一层绝缘层,它与其它的存储器单元一样,设计用来减少单元与单元的干扰，降低误操作及增加可靠性。

由于3D NAND单元架构对于单元与单元之间的干扰不敏感,因此写入数据速率可大幅提高,功能更佳。编程的步数大幅减少及功耗低。目前48层的3D NAND,相比32层己经非常接近于2D NAND的每位价格曲线。业界正期望未来的64层 3D NAND从价格方面能比过2D NAND。未来3D NAND将继续向64层,96层及128层发展,分析它们的困难在于多晶硅沟道的迁移率,深宽比付蚀，以及缺陷与成品率控制等。

回答开初的问题三星的48层3D V NAND是否仅是垂直的堆叠层数增多？显然不是。除了垂直堆叠层数增加之外,为了提高单元的功能与效率采用多层金属层，新增嵌入式F Chip,并封装在一体，以及减少逻辑与外围电路面积近30%,以及增加芯片效率。是一次十分肯定的3D V NAND集成的进步。

后IPO时代Pure Storage表现突出 NVMe或成为新型闪存

三星的3D V NAND的堆叠层数由32层提高到48层

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