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nand flash cell读存储极客普及闪存知识：搞懂那些晦涩难懂的名词

发布时间 : 2024-11-25

作者 : 小编

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存储极客普及闪存知识：搞懂那些晦涩难懂的名词

✎✎✎“存储极客”栏目再次与大家见面啦！在这里，只有一位大咖名叫“存储”，它的粉丝我们称为“存储极客”！

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前不久，全球闪存峰会（Flash Memory Summit，以下简称FMS）的技术委员会主席Brian Berg在北京演讲时表示，“摩尔定律是一个非常伟大的定律，但是在闪存市场，现在看来闪存技术的发展是可以超过摩尔定律的。”

什么？没听错吧？戈登·摩尔那个伟大的摩尔定律，那个纵贯微处理器乃至整个半导体行业技术发展的摩尔定律，会在闪存技术的发展中，失效？但是显然，当着会议现场1000多位听众，Brian Berg身为全球最大闪存、内存方面会议的技术主席，不会是信口开河，那么，问题显然就转变为了，“为什么闪存技术的发展会超过摩尔定律？”

首先，让我们先回顾一下摩尔定律：在价格不变的前提下，集成电路芯片上所集成的电路的数目，每隔18个月就翻一番。在过去的五十年（摩尔定律是1965年提出的），摩尔定律一直发挥着效用，但是在最近几年，随着制程工艺的进步变得越来越难，认为英特尔等处理器供应商无法继续延续摩尔定律发展的观点甚嚣尘上。但在闪存技术上，却截然相反，持Brian Berg同样观点的人认为：“闪存技术的发展正在打破摩尔定律，这种打破，是超越而不是无法遵从。”

但为什么闪存技术会出现超越摩尔定律的情况呢？众所周知，闪存同样是一种半导体技术，其整体容量和性能发展，应当充分遵从摩尔定律，特别是闪存技术（比如NAND Flash）的制程工艺步进与处理器是类似的：

NAND闪存制程

还不是很突出

2014年市场上的主流制程技术是三星和东芝的19nm以及SK海力士和英特尔/美光的20nm；2015年，市场正逐步过渡到15nm和16nm技术；到2016年第四季度，除东芝将提供13nm左右的制程工艺之外，三星、SK海力士、英特尔/美光将会把支撑维持在14nm制程级别——事实上，英特尔的14nm制程处理器上市已经有很长一段时间了，闪存技术到2016年如果采用14nm制程的话，要比英特尔的微处理器晚了接近3年的时间。

但事实却是，闪存技术的发展，特别是企业级产品的普及速度确实超乎想象的快：如今在不考虑压缩或重复数据删除技术的前提下，以戴尔为例，其全闪存阵列的每GB裸容量已经能够降低到1.5-1.6美元这个区间，也就是说，大约一年的时间，企业级全闪存阵列的价格最多降低了60-70%。

另一方面，我们来看企业级SSD，同样是一年前，业界主流产品的最大容量是3.84TB，现在这一数字是6.4TB，也就是大约提高了一倍，而单盘价格实际上还略微下降；而据三星在今年8月份在FMS上展示的路线图显示，最早今年年底，最迟明年上半年，三星将可以在2.5英寸封装中提供约16TB的容量（15.36TB）。

闪存容量的提高显然是和NAND Flash的单位容量及密度有关的，单颗NAND Flash芯片的容量越高，或者说单位面积上的NAND Flash的容量密度越高，SSD的容量（以2.5英寸封装的SAS、SATA或SFF-8639盘为标准）也就越高。

3D TLC NAND Flash： 这么多前缀，怎么解释？

在闪存技术最开始兴起的那几年，我们最常见到的闪存是SLC和MLC，前者即Single-Level Cell，每NAND Flash Cell上都存储1bit的数据，寿命、性能最好，但也更贵，后者即Multi-Level Cell，即2bit/cell，寿命和性能相比SLC有所下降，但成本大约只是SLC的30%左右。

所谓3D TLC NAND Flash中的TLC，与SLC、MLC所描述的对象是相同的，即Trinary-Level Cell，即3bit/cell，在一个Cell上做到存储3bit的数据是一件相对比较难的事情，成本只是每单元2bit的MLC闪存的约三分之二，速度和寿命表现虽然相比MLC有所下降，但相对传统HDD而言，仍然是天壤之别。

但为什么TLC要比MLC更难实现呢？这就要说下NAND Flash的“存储机制”，或者说是“如何存储数据”：众所周知，计算机存储的数据是二进制，也就是1和0，在半导体上，这实际上可以简单地理解为“有电”“没电”或是“电压高”“电压低”，也就是只要有可以通过电位表达“非黑即白”就可以了。

所以，对NAND Flash写入1，就是控制Control Gate去充电，使得存储的电荷够多，超过阈值Vth，就表示1了，而对于写入0，就是将其放电，电荷减少到小于Vth，就表示0了——在MLC中，其实现机制就是，通过控制内部电荷的多少，分成多个阈值，从而储存为不同的数据。

试想，在2bit/Cell的MLC中要分为几个阈值？要是3bit/Cell呢？事实上，理论上简单的事情，在实际中就显得比较麻烦了：相比SLC来说，MLC已经需要控制4个状态，即00、01、10、11，TLC就需要控制多达8个状态，显然这是一个非常困难的事情，每Cell的bit数量越多，阈值越多、状态越多，更为重要的是，阈值之间的电压差也就越小（总不能内部搞个几万伏高压吧……），出错的概率自然也就越高。

需要补充的是，业界还是有一些“疯子”是不相信自己做不到任何事情的，某些供应商正在考虑4bit的NAND Flash， 从来自NAND Flash生产设备供应商的消息显示，东芝很可能是4bit技术的主要推动者，但就东芝方面的消息表示，“这个东西基本上做出来，很难。”

接下来就要说到3D TLC NAND Flash中的3D，这就涉及到NAND Flash的Die的设计，而在此之前，我们要对NAND Flash的几个主要名词做个解释。

在NAND Flash中，每一个“芯片”分为Die、Plane、Block和Page，这里所说的芯片，即每一个封装好的Chip，Die则是晶圆上的小方块，在一个NAND Flash芯片中，可以封装多个Die，无论工艺、技术有如何不同，Die的概念都是基本相同的。

Plane则是NAND Flash能够根据读、写、擦除等命令进行操作的最小单位，一个Plane里面以矩阵的形式包含了若干个Block，这是NAND Flash的最小擦除单位，其中包含了若干个Page，这是NAND Flash的最小读写单位（其中包含若干个Byte）。

说回到“3D”，为什么叫3D呢？这是因为过去NAND Flash主要是以2D的形式，也就是在平面上排列NAND Flash Cell（存储单元），但三星、东芝等公司后来发现，完全可以采用多层堆叠的方式，于是也就出现了32层乃至48层堆叠的NAND Flash。以三星采用的3D Charge Trap Flash（简称CTF）结构设计的3D TLC V-NAND Flash为例，其精密程度已经迈入到每颗芯片包含853亿个Cell，以3bit/Cell来计算，一共能存储约2560亿bit数据。也就是说，在一个指尖大小的NAND Flash芯片上，可以存储256Gb的数据，而晶圆密度是上一代产品的1.4倍。

东芝NAND Flash业务高层Shigeo Ohshima曾透露，NAND Flash的容量会有“持续的、爆发式的、翻倍的增长”，他认为，2016年，体积不变的情况下（2.5英寸封装）容量可以达到32TB，2017年是64TB，2018年是128TB（历史同期来看，传统HDD的容量增长预测是到2020年20-40TB）。

相比东芝计划开战4bit/Cell的NAND Flash，三星则热衷于“堆积木”，这家公司对当前的32层、48层NAND Flash都不太满意，放言“2、3年内会出现100层以上堆叠的NAND Flash”，不知道到时候东芝心情如何？

说了这么多美丽的远景，看起来NAND Flash市场是光明一片，至少对三星、美光、SK海力士、东芝等供应商来说，摩尔定律基本上不够这些公司通过3bit、4bit、32层、48层等技术来进行追赶的了，但摩尔定律的关键在于：既然是“在价格不变的前提下”。 那么技术先进了这么多，密度提高了这么多，成本也自然会下降这么多，那什么时候NAND Flash会出现大规模的降价呢？

熬着不降价？

等到2016年再看！

3、4年前，市场上对NAND Flash的降价可谓是“一往情深”，NAND Flash供应商也好，企业级存储系统的供应商也罢，媒体、分析机构、渠道，都认为“NAND Flash会马上进入快速价格下降通道”，从而快速的取代传统HDD在高端、高性能存储介质层的位置。

换句话说，市场非常相信摩尔定律的“魔力”在NAND Flash市场上也能够发挥如同处理器一样的功效，快速取代过去近三十年发展速度远远追赶不上处理器、内存的传统HDD存储介质，可惜，市场告诉我们：真相永远只有一个，并且这一个永远都是最残酷的那个。

根据市场调查机构的数据，2009年至2014年，NAND Flash市场的每GB价格年均跌幅，只有2009年、2011年和2012年超过了30%，在2010年、2013年和2014年，每GB成本下降都只有15%、18%和27%；在2015年至2016年，这一数字实际上预期也只是维持在25%-30%的水平上，这一降幅，离摩尔定律所说的“每18个月翻（降）一番”，可是远得很！

事实上，这也就是为什么过去3-4年，NAND Flash的出货量一直维持在年均增长40-50%这样一个水平线上的主要原因，那么，为什么价格一直迟迟不能真的遵守摩尔定律呢？

这里面的原因非常多也非常复杂，但总的来说，核心原因有两个：第一，在东芝、三星、SK海力士之间的竞争中，几乎所有的NAND Flash供应商都被卷在了这个漩涡中，制程工艺从20nm、16nm到14nm快速推进，1bit、2bit、3bit的介质不断更新，32层、48层的堆叠快速成型，这些技术上的进步都影响着这些NAND Flash供应商的生产线升级、产品设计生产、供货产业链以及市场推广和渠道费用，有一位三星的内部人士曾经这样认为：“原本3年内要拿出来的产品，被压缩到2年，再压缩到18个月，相当于用两代产品的成本去获取1代产品的收入”，所以在如此巨大的成本压力之下，NAND Flash供应商要承受的压力可想而知。

第二个原因和前一个息息相关，那就是NAND Flash供应商希望能够在闪存市场上持续获得“与性能提升成正比的利润率提升”，就像三星将传统HDD业务出售之后，他们不仅希望高利润能够缓解产品迭代所造成的成本压力，更希望能够从NAND Flash和传统HDD之间巨大的性能差距上获得高额利润，这也是NAND Flash供应商迟迟不愿意降价的主要原因。

从上述的原因说明来看，阻碍NAND Flash价格下降的原因，主要是出在NAND Flash供应商本身，这意味着降价空间实际上是比较大的，根据市场分析机构的预计，各大NAND Flash供应商的成本承受能力，大约在2016年上半年会基本上被充分释放，也就是说，2016年下半年，NAND Flash会迎来一波比较大的价格下降，预计2016年全年的NAND Flash价格下滑能够超过40%，逼近50%。

提前释放降价空间， 须保证性能和可靠性

通过率先引入企业级TLC 3D NAND SSD，戴尔能够提供更具价格竞争力的全闪存阵列，并在维护期内无条件更换故障SSD（不计数据写入量/磨损程度）。这种承诺在显示出技术信心的同时，也让用户更加放心。

不过，对企业级存储系统的用户来说，大可不必等到2016年，前面我们说过，戴尔已经将全闪存阵列的价格推进到每GB物理容量1.66美元（仅供参考，与具体配置有关）。需要指出的一点是，某些存储系统供应商虽然也通过数据缩减技术给出了更好看的数字，但其中一些会影响到性能。而戴尔SC阵列还支持增强型压缩，其最大特点是通过与备受好评的自动分层存储巧妙结合，其压缩动作成为定期执行的后台任务，从而有效避免了对写入性能的影响。同时，在不额外添加专用硬件的情况下，高效压缩算法保证了读性能不下降。

3D NAND在一定程度上改善了TLC的写入寿命，而戴尔SC还能通过独特的自动分层存储技术，在读密集型闪存和写密集型闪存之间做读/写分离，进一步保障经济型企业级闪存的可靠性。只需要加入一个高写入耐久度的SLC/eMLC SSD分层承担所有写入负载，既保障了性能，又使随机/重复的数据IO能够合并优化地导入至TLC SSD，达到了“少花钱，多办事”的目的。

上图来自本月在美国举行的闪存峰会上一场戴尔的演讲《Redefining the Economics of Enterprise Storage》。根据其中的统计数据，在20多个月的服务监测周期内，Tier 2分层中66%的SSD驱动器只有不到0.1 DWPD的写入压力。进一步的说明包括：

1.所有进来的写入被引导至Tier 1，数据只是按需移动；（注：取决于用户实际写入量和Replay快照设置的周期） 2.Tier 2 SSD的规格是每天1次完整写入（1 DWPD）； 3.在服务期内，没有驱动器的年平均写入量超过1 DWPD。

从某些方面来说，企业级存储系统的供应商为了抢占市场，从2014年底至今，开展了一轮又一轮的“降价”活动，通过其自身与NAND Flash供应商巨大的议价能力、新技术的快速采用以及软件管理控制能力，提供了比NAND Flash价格下降幅度更大的降价空间。换句话说，2016年下半年的NAND Flash降幅，早就在2015年被企业级存储系统供应商们提前释放了。

NAND Flash浮栅晶体管的结构、工作原理及其局限性

作为最为常见的存储芯片，NAND Flash已经被广泛采用，特别是在消费类电子产品当中，因此，在其存储密度不断提升的同时，成本也越来越敏感。由于Flash闪存的成本取决于其芯片面积，如果可以在同一区域存储更多数据，Flash将更具成本效益。NAND闪存主要有三种类型：Single Level Cell（SLC），Multi Level Cell（MLC）和Triple Level Cell（TLC）。顾名思义，TLC Flash在与MLC相同的区域中存储的数据更多，同理，MLC存储的数据多于SLC。另一种类型的NAND闪存称为3D NAND或V-NAND（垂直NAND），其通过在同一晶片上垂直堆叠多层存储器单元，这种类型的闪存实现了更大的密度。 浮栅晶体管 闪存将信息存储在由浮栅晶体管组成的存储单元中。为了更好地理解不同类型的NAND闪存，让我们来看看浮栅晶体管的结构、工作原理及其局限性。浮栅晶体管或浮栅MOSFET（FGMOS）非常类似于常规MOSFET，区别在于它在栅极和沟道之间具有额外的电绝缘浮栅。由于浮栅是电隔离的，所以即使在去除电压之后，到达栅极的电子也会被捕获。这就是闪存非易失性的原理所在。与具有固定阈值电压的常规MOSFET不同，FGMOS的阈值电压取决于存储在浮栅中的电荷量，电荷越多，阈值电压越高。与常规MOSFET类似，当施加到控制栅极的电压高于阈值电压时，FGMOS开始导通。因此，通过测量其阈值电压并将其与固定电压电平进行比较来识别存储在FGMOS中的信息，被称为闪存中的读操作。可以使用两种方法将电子放置在浮动栅极中：Fowler-Nordheim隧穿或热载流子注入。对于Fowler-Nordheim隧穿，在带负电的源极和带正电的控制栅极之间施加强电场。这使得来自源极的电子隧穿穿过薄氧化层并到达浮栅。隧穿所需的电压取决于隧道氧化层的厚度。利用热载流子注入，高电流通过沟道，为电子提供足够的能量以穿过氧化物层并到达浮动栅极。通过在控制栅极上施加强负电压并在源极和漏极端子上施加强正电压，使用福勒 - 诺德海姆隧道效应可以从浮栅移除电子。这将导致被捕获的电子通过薄氧化层回到隧道。在闪存中，将电子放置在浮动栅极中被认为是编程/写入操作，去除电子被认为是擦除操作。隧道工艺有一个主要缺点：它会逐渐损坏氧化层。这被称为闪存中的磨损。每次对单元进行编程或擦除时，一些电子都会卡在氧化层中，从而磨损氧化层。一旦氧化层达到不再能够在编程和擦除状态之间进行可靠性区分的点，则该单元被认为是坏的。由于读取操作不需要隧穿，因此它们不会将单元磨掉。这就是为什么闪存的寿命表示为它可以支持的编程/擦除（P / E）周期的数量。SLC闪存 在SLC闪存中，每个存储单元仅存储一位信息：逻辑0或逻辑1.单元的阈值电压与单个电压电平进行比较，如果电压高于电平，则该位被视为逻辑0。反之则为逻辑1。由于只有两个级别，因此两个级别之间的电压裕度可能非常高。这使得读取单元格更容易，更快捷。原始误码率（RBER）也很低，因为由于较大的电压余量，在读取操作期间泄漏或干扰的影响较小。低RBER还减少了给定数据块所需的ECC位数。大电压裕量的另一个优点是磨损的影响相对较小，因为微小的电荷泄漏具有相对较低的影响。每个逻辑电平的更宽分布有助于以更低的电压对单元进行编程或擦除，这进一步增加了单元的耐久性，进而增加了寿命，即P / E循环的数量。同时也有一个缺点，就是与在相同芯片区域中存储更多数据的其他类型的Flash相比，每个单元的成本更高。SLC闪存通常用于对成本不敏感且需要高可靠性和耐用性的场合，例如需要大量P / E循环次数的工业和企业应用。MLC闪存 在MLC闪存中，每个存储器单元存储两位信息，即00,01,10和11，在这种情况下，阈值电压与三个电平进行比较（总共4个电压带）。通过更多级别进行比较，读取操作需要更加精确，与SLC Flash相比，读取速度更慢。由于较低的电压余量，原始误码率（RBER）也相对较高，并且给定数据块需要更多的ECC比特。现在磨损的影响更为显着，因为与SLC闪存相比，任何电荷泄漏都会产生更大的相对影响，从而减少寿命（P / E循环次数）。由于需要仔细编程以将电荷存储在每个逻辑电平所需的紧密窗口内，因此编程操作也要慢得多。其主要优点是每比特成本更低，比SLC闪存低2~4倍。MLC闪存通常用于成本更敏感的应用，例如消费电子或游戏系统，其性能、可靠性和耐用性不是那么关键，并且所需的P / E循环次数相对较低。企业级多单元（eMLC）闪存 MLC闪存的低可靠性和耐用性使它们不适合企业应用，而低成本是一个驱动因素。为了带来更低成本的优势，闪存制造商创建了一种优化级别的MLC闪存，具有更高的可靠性和耐用性，称为eMLC。eMLC中的数据密度通常会降低，从而提供更好的电压余量以提高可靠性。较慢的擦除和编程循环通常用于减少磨损的影响并提高耐用性。还有许多其他技术可以提高eMLC的可靠性和耐用性，这些技术因制造商而异。TLC闪存 在TLC Flash中，每个存储器单元存储3位信息。现在将阈值电压与7个电平（总共8个电压带）进行比较。与SLC Flash相比，TLC的读取操作需要高度精确且速度慢。原始误码率也很高，增加了对给定数据块的更多ECC位的需求。磨损的影响也被放大，大大减少了寿命（P / E循环次数）。编程操作也较慢，因为电压需要精确以将电荷存储在每个逻辑电平所需的窗口内。 TLC的优势在于每比特的最低成本，与SLC或MLC闪存相比要低得多。TLC闪存用于高成本敏感型应用，对P / E循环的需求较少，例如消费类应用。SLC，MLC，eMLC和TLC的比较 表1给出了假设类似光刻工艺的不同类型闪存的主要参数的比较。这些值仅表示比较性能，并且就特定存储器产品而言可能不准确。

表1：每种不同类型Flash的主要参数的比较。 * ECC位数取决于制程节点; 较小的制程节点需要更多的ECC位。 3D NAND Flash 上面讨论的所有不同的闪存都是二维的，意味着存储单元仅布置在芯片的XY平面中。使用2D闪存技术，在同一晶圆中实现更高密度的唯一方法是缩小制程工艺节点。其缺点是，对于较小的节点，NAND闪存中的错误更为频繁。另外，可以使用的最小制程工艺节点存在限制。为了提高存储密度，制造商开发了3D NAND或V-NAND（垂直NAND）技术，该技术将Z平面中的存储单元堆叠在同一晶圆上。以这种方式构建有助于为相同的芯片区域实现高位密度。在3D NAND闪存中，存储器单元作为垂直串连接而不是2D NAND中的水平串。第一批3D Flash产品有24层。随着该技术的进步，已经制造出32,48,64甚至96层3D闪存。3D闪存的优势在于同一区域中的存储单元数量明显更多。这也使制造商能够使用更大的制程工艺节点来制造更可靠的闪存。 3D Flash的另一个主要技术转变是使用电荷阱Flash而不是浮栅晶体管。除了用氮化硅膜代替浮栅之外，电荷阱在结构上类似于FGMOS。注意，由于大规模制造的困难，电荷阱在市场上没有被广泛使用。由于难以制造浮栅晶体管的垂直串以及电荷阱的其他固有优点，已经采用电荷阱技术用于3D闪存。与FGMOS相比，基于电荷阱的存储器有许多优点。可以在较低电压下编程和擦除基于电荷阱的存储器，从而提高耐用性。由于捕获层（氮化物）是绝缘层，电荷不会泄漏，从而提高了可靠性。由于电荷不会从电荷阱的一侧流到另一侧，因此可以在同一阱层存储多于一位的电荷。赛普拉斯（前Spansion）在NOR闪存中有效地利用了这种功能，称为MirrorBit技术，将两位数据存储在一个类似于MLC闪存的单个存储单元中。未来的趋势 所有主要的闪存制造商都积极致力于开发不同的方法，以降低每比特闪存的成本，同时正在积极研究增加3D NAND Flash中垂直层的数量。虽然15nm似乎是目前NAND闪存中最小的成功节点，但Flash的光刻节点的缩小仍在继续。将MLC和TLC技术与3D NAND闪存相结合的方法也正在积极探索当中，许多制造商已经看到了成功的曙光。随着新技术的出现，我们可能很快就会看到存储单元可以存储一个字节的数据和垂直层，达到256层，甚至更高

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