「收藏」Flash闪存颗粒和工艺知识深度解析

[收藏] Flash闪存颗粒和工艺知识深度解析

原创： Hardy 架构师技术联盟 5天前

Wafer即晶圆，是半导体组件“晶片”或“芯片”的基材，从沙子里面高温拉伸生长出来的高纯度硅晶体柱(Crystal Ingot)上切下来的圆形薄片称为“晶圆”。采用精密“光罩”通过感光制程得到所需的“光阻”，再对硅材进行精密的蚀刻凹槽，继续以金属真空蒸着制程，于是在各自独立的“晶粒”(Die)上完成其各种微型组件及微细线路。对晶圆背面则还需另行蒸着上黄金层，以做为晶粒固着(Die Attach) 于脚架上的用途。

以上流程称为Wafer Fabrication。早期在小集成电路时代，每一个6吋的晶圆上制作数以千计的晶粒，现在次微米线宽的大型VLSI，每一个8吋的晶圆上也只能完成一两百个大型芯片。我们NAND Flash的Wafer，目前主要采用8寸和12寸晶圆，一片晶圆上也只能做出一两百颗NAND Flash芯片来。

NAND Flash Wafer

Wafer的制造虽动辄投资数百亿，但却是所有电子工业的基础。晶圆的原始材料是硅，而地壳表面有用之不竭的二氧化硅。二氧化硅矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达99.99%以上。晶圆制造厂再将此多晶硅融解，再在融液里种入籽晶，然后将其慢慢拉出，以形成圆柱状的单晶硅晶棒，由于硅晶棒是由一颗晶面取向确定的籽晶在熔融态的硅原料中逐渐生成，此过程称为“长晶”。硅晶棒再经过切段，滚磨，切片，倒角，抛光，激光刻，封装后，即成为集成电路工厂的基本原料——硅晶圆片，这就是“晶圆”。

下图是NAND Flash生产简要流程:

Die 就是芯片未封装前的晶粒,是从硅晶圆(Wafer)上用激光切割而成的小片(Die)。每一个Die就是一个独立的功能芯片，它无数个晶体管电路组成，但最终将被作为一个单位而被封装起来成为我们常见的闪存颗粒，CPU等常见芯片。

什么是ink Die

在晶圆制造过程中，会对Wafer中的每个Die进行严格测试，通过测试的Die，就是Good Die，未通过测试的即为Ink Die。这个测试过程完成后，会出一张Mapping图，在Mapping里面会用颜色标记出不良的Die，故称Ink Die。

Flash芯片封装分类

目前NAND Flash封装方式多采取TSOP、FBGA与LGA等方式，由于受到终端电子产品转向轻薄短小的趋势影响，因而缩小体积与低成本的封装方式成为NAND Flash封装发展的主流趋势。

TSOP: (Thin smaller outline package )封装技术，为目前最广泛使用于NAND Flash的封装技术，首先先在芯片的周围做出引脚，采用SMT技术（表面安装技术）直接附着在PCB板的表面。TSOP封装时，寄生参数减小，因而适合高频的相关应用，操作方便，可靠性与成品率高，同时具有价格便宜等优点，因此于目前得到了极为广泛的应用。

BGA: (Ball Grid Array也称为锡球数组封装或锡脚封装体 )封装方式，主要应用于计算机的内存、主机板芯片组等大规模集成电路的封装领域，FBGA 封装技术的特点在于虽然导线数增多，但导线间距并不小，因而提升了组装良率，虽然功率增加，但FBGA能够大幅改善电热性能，使重量减少，信号传输顺利，提升了可靠性。

采用FBGA新技术封装的内存，可以使所有计算机中的内存在体积不变的情况下容量提升数倍，与TSOP相比，具有更小的体积与更好的散热性能，FBGA封装技术使每平方英寸的储存量有很大的提升，体积却只有TSOP封装的三分之一，与传统TSOP封装模式相比，FBGA封装方式有加快传输速度并提供有效的散热途径，FBGA封装除了具备极佳的电气性能与散热效果外，也提供内存极佳的稳定性与更多未来应用的扩充性。

LGA: (Land Grid Array ) 触点陈列封装，亦即在底面制作有数组状态坦电极触点的封装，装配时插入插座即可，现有227 触点(1.27mm中心距)和447 触点(2.54mm 中心距)的陶瓷LGA，应用于高速逻辑 LSI 电路，由于引线的阻电抗小，对高速LSI 相当适用的，但由于插座制作复杂，成本较高，普及率较低，但未来需求可望逐渐增加。

Flash芯片封装叠Die(Stack Die)

由于NAND Flash单颗Die的容量有限，为了实现更高的容量，需要在一个封装片内堆叠几个Die。在Wire Bond的时候，用金线互连。

目前单颗Die的容量最高的为Micron公司的MLC 4GB，目前最先进的堆叠技术可以叠8层，因此理论上MLC单颗封装片可以做到32GB。Micron公司计划在09年Q4推出此容量的封装片。

Flash芯片TSOP封装和BGA封装的内部结构

TSOP封装只需要一个引脚框架，把NAND FLASH Die的Pad打线(Wire Bond)连接到引进框架上面即可。封装技术简单，成本低。但其打线方式只能从两边打线，因此stack die就比较困难。

BGA封装与TSOP封装不同在于其采用了Substrate，用电路板来对引脚走线，因此可以进行四面打线，这样在进行叠die的时候，就变得更加容易操作。但成本会比TSOP要高。

Flash芯片封装的尺寸，一些封装方式尺寸比较:

NAND Flash出货有两种产品样式:

一种是Wafer，即晶圆出货，这种产品样式一般客户采购回去需要再测试和COB封装等，这种客户多为闪存卡大客户。

一种是封装片出货，NAND Flash目前最普遍采用的是48TSOP1的封装方式，现货市场均为TSOP的封装片。

NAND Flash按工艺可分为SLC与MLC

SLC英文全称(Single Level Cell)即单层式单元储存。SLC技术特点是在浮置闸极与源极之中的氧化薄膜更薄，在写入数据时通过对浮置闸极的电荷加电压，然后透过源极，即可将所储存的电荷消除，通过这样的方式，便可储存1个信息单元，这种技术能提供快速的程序编程与读取，不过此技术受限于Silicon efficiency的问题，必须要用较先进的流程强化技术，才能向上提升SLC制程技术。

MLC英文全称(Multi Level Cell)即多层式单元储存。Intel在1997年9月最先开发成功MLC，其作用是将两个单位的信息存入一个Floating Gate(闪存存储单元中存放电荷的部分)，然后利用不同电位(Level)的电荷，通过内存储存的电压控制精准读写。MLC通过使用大量的电压等级，每一个单元储存两位数据，数据密度比较大。SLC架构是0和1两个值，而MLC架构可以一次储存4个以上的值。因此，MLC架构可以有比较高的储存密度。

TLC英文全称(Triple Level Cell)即一个单元可以存储单元可以存储3bit，因此需要8个等级的电位进行编码解码才能实现。其实TLC是属于MLC的一种。

SLC和MLC的基本特性表

Flash坏块的形成

NAND Flash的存储原理是，在写入(Program)的时候利用F-N隧道效应(Tunnel Injection隧道注入)的方法使浮栅充电，即注入电荷；在擦除(Erase)的时候也是是利用F-N隧道效应(Tunnel Release隧道释放)将浮栅上的电荷释放。

隧道注入和隧道释放的产生都需要十几伏的瞬间高电压条件，这对浮栅上下的氧化层会造成一定损伤，因此这样重复的操作(P/E Cycle)是有限的。SLC大概是100K次，MLC大概是10K次。达到读写寿命极限的时候存储单元就会出现失效，然后就会造成数据块擦除失效，以及写入失效，于是就会被标记起来，作为坏块，并将这个标记信息存放在Spare Area里面，后续操作这个Block时，需要Check一下这个信息。

Flash固有坏块

由于制造工艺的原因，通常普通的NAND FLASH从出厂开始就有坏块了，一般在2‰以下。一般芯片原厂都会在出厂时都会将坏块第一个page的spare area的第6个byte标记为不等于0xff的值。

NAND Flash的存储单元是有使用寿命的

NAND Flash的存储原理是，在写入(Program)的时候利用F-N隧道效应(Tunnel Injection隧道注入)的方法使浮栅充电，即注入电荷；在擦除(Erase)的时候也是是利用F-N隧道效应(Tunnel Release隧道释放)将浮栅上的电荷释放。隧道注入和隧道释放的产生都需要20V左右瞬间高电压条件，这对浮栅上下的氧化层会造成一定损伤，因此这样重复的操作(P/E Cycle)是有限的。SLC大概是100K次，MLC大概是10K次。

三星估算的SSD硬盘的寿命

如果每天对SSD写入4.8GB的数据，假设SSD总容量为16GB，那么，你至少需要3.34天才能对整个SSD的每个单元擦写一次；如果此SSD为擦写次数为100K的SLC单元，那么，你至少需要3.34×100K天才能使这个SSD完全失效；3.34×100K天＝913年，因此16G的SSD可以使用913年 。那么，如果是MLC的话，也至少可以使用91.3年。

晶圆制程工艺发展历史

芯片制程工艺是指晶圆内部晶体管之间的连线间距。按技术述语来说，也就是指芯片上最基本功能单元门电路和门电路间连线的宽度。

主流厂商的晶圆制程工艺以及下一代制程工艺的情况，如下表。

芯片制造工艺在1995年以后，从0.5微米、0.35微米、0.25微米、0.18微米、0.15微米、0.13微米、90纳米、75纳米、65纳米一直发展到目前最新的34纳米。

一步步印证了摩尔定律的神奇。以90纳米制造工艺为例，此时门电路间的连线宽度为90纳米。我们知道，1微米相当于1/60头发丝大小，经过计算我们可以算出，0.045微米(45纳米)相当于1/1333头发丝大小。可别小看这1/1333头发丝大小，这微小的连线宽度决定了芯片的实际性能，芯片生产厂商为此不遗余力地减小晶体管间的连线宽度，以提高在单位面积上所集成的晶体管数量。采用34纳米制造工艺之后，与65纳米工艺相比，绝对不是简单地令连线宽度减少了31纳米，而是芯片制造工艺上的一个质的飞跃。

目前最先实现34nm工艺的是Intel和Micron联合投资的IM，此技术被最先应用在了NAND FLASH上面，可见NAND FLASH的制程工艺跳跃是所有IC中最快的。

晶圆技术的发展都是受生产力驱动，必须向更小的制程间距和更大的晶圆尺寸发展。制程从2.0um、0.5um、0.18um、90nm一直到目前的34nm，晶圆尺寸从最初的5英寸发展到目前的12英寸，每次更迭都是一次巨大的技术跳跃，凝聚了人类科技的结晶，也一次次印证了摩尔定律的神奇。

晶圆尺寸的大约每9年切换一次。而晶圆制程由最初的几年更迭一次，到目前的基本上每年都能更迭一次。

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3D NAND原厂技术比拼，哪家垂直单元效率更高？

近日市场研究机构Techinsights对于三星、SK海力士/Solidigm、美光、KIOXIA/WD、YMTC的200层以上的3D NAND Flash进行了对比分析，发现三星的垂直单元效率 (VCE，vertical cell efficiency) 是最高的。

传统的NAND闪存单元采用平面晶体管结构，包括控制栅极（Control Gate）和浮动栅极（Float Gate）。通过向单元施加电压，电子在浮动栅极中存储和移除。

多年来，供应商将平面 NAND 的单元尺寸从 120nm 缩小到 1xnm 节点，使容量增加了 100 倍。然而，当单元尺寸达到了 14nm 的极限，这意味着该技术不再可扩展，由此NAND原厂纷纷转向3D NAND，以实现超过 2D NAND 结构的数据密度，并能够在更新一代的技术节点上制造。

具体来说，平面 NAND 由带有存储单元的水平串组成。而在 3D NAND 中，存储单元串被拉伸、折叠并以“U 形”结构垂直竖立。实际上，这些单元以垂直方式堆叠以缩放密度。因此，3D NAND存储单元有多个层级。

3D NAND的层数描述了堆叠在一起的字线（Word Line）数量。在这些字线层上切出一个垂直柱，柱子与每条字线的交点代表一个物理单元。也就是说，每个 3D NAND 存储单元都类似于一个微小的圆柱形结构。每个微小单元由中间的垂直通道和结构内部的电荷层组成，通过施加电压，电子可以进出绝缘电荷存储膜，然后读取信号。

平面 NAND 在每个节点上都减小了单元尺寸，而 3D NAND 则采用了更宽松的工艺，大约在 30nm 到 50nm 之间。3D NAND 内存容量的扩展主要是通过添加垂直层来实现的，在这种3D NAND结构中，单元密度会随着堆栈中层数的增加而增加。然后，每隔一到两年，供应商就会从一代技术迁移到下一代技术。

根据研究数据显示，供应商平均每代 3D NAND 都会增加 30% 至 50% 的层数。而每一代新的芯片将会增加 10% 至 15% 的晶圆成本。这也使得NAND 的每bit成本能够平均以每年约20%幅度降低。

现在，超过200层的TLC NAND 产品已经逐渐成为主流，比如三星236层NAND 、SK 海力士 238层NAND、美光 232层NAND 、YMTC 232层NAND。此外还有一些接近200层的厂商，比如铠侠（KIOXIA）和西部数据的 112层/162层NAND 和 Solidigm 的 144层/ 192层 (FG) NAND。

△Techinsights从 SK 海力士 2TB SSD PC811 HFS002TEM9X152N (设备：H25T3TDG8C-X682) 中提取了 SK 海力士 238L 512 Gb 3D NAND 芯片，该芯片尺寸为 34.56mm²，位密度为 14.81 Gb/mm²。

谈到 3D NAND 单元效率，垂直单元效率 (VCE，vertical cell efficiency) 对于 NAND 单元工艺、设计、集成和设备操作而言非常重要。

随着堆叠的总栅极数量的增加，单元 VC（vertical cell）孔高度也会增加。为了降低 VC 高度和纵横比，其中一种方法是通过减少虚拟栅极（dummy gates）、通过栅极（passing gates）和选择栅极（select gates）的数量来提高垂直单元效率。垂直单元效率可以用总栅极中active cell 的百分比来定义，也就是用active WL （Word Line）除以集成的总栅极数来计算。垂直单元效率越高，工艺集成度越高，纵横比越低，整体效率越高。

VCE可定义为活跃单元占总栅极的比例，即Active WL 数量除以总集成栅极数量×100%。例如，一个NAND串由Active WL、通道WL（含dummy WL）和选择器（源极/漏极）组成。若其包含96个Active WL和总计115个栅极，则VCE为83.5%，计算方法为96/115×100%。VCE越高，对工艺集成越有利，能实现更低的纵横比和更高的生产效率。

Techinsights发现，在多代 3D NAND 产品中，三星始终以最高的垂直单元效率领跑行业。他们最新的多层V-NAND 在前几代以高效著称的基础上，拥有令人印象深刻的垂直单元效率。美光和YMTC也在其产品中展示了强劲的垂直单元效率数据，这反映出它们在减少虚拟栅极、通过栅极和选择栅极数量方面取得了显著进步，从而优化了垂直单元效率。

△3D NAND 垂直单元效率趋势

总结来看，三星每一代产品的VCE都是最高的，比如采用单层结构的128层是94.1%，176层COP V-NAND是92.1%，236层2nd COP V-NAND是94.8% 。YMTC的232层Xtacking 3.0的VCE是91.7%，美光232层是91%。KIOXIA 162层的VCE稍低一些，为88%。SK海力士238层共有259个门，VCE为91.9%，仍然低于三星的236L。

编辑：芯智讯-林子

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