NAND Flash浮栅晶体管的结构、工作原理及其局限性

作为最为常见的存储芯片，NAND Flash已经被广泛采用，特别是在消费类电子产品当中，因此，在其存储密度不断提升的同时，成本也越来越敏感。由于Flash闪存的成本取决于其芯片面积，如果可以在同一区域存储更多数据，Flash将更具成本效益。NAND闪存主要有三种类型：Single Level Cell（SLC），Multi Level Cell（MLC）和Triple Level Cell（TLC）。顾名思义，TLC Flash在与MLC相同的区域中存储的数据更多，同理，MLC存储的数据多于SLC。另一种类型的NAND闪存称为3D NAND或V-NAND（垂直NAND），其通过在同一晶片上垂直堆叠多层存储器单元，这种类型的闪存实现了更大的密度。 浮栅晶体管 闪存将信息存储在由浮栅晶体管组成的存储单元中。为了更好地理解不同类型的NAND闪存，让我们来看看浮栅晶体管的结构、工作原理及其局限性。 浮栅晶体管或浮栅MOSFET（FGMOS）非常类似于常规MOSFET，区别在于它在栅极和沟道之间具有额外的电绝缘浮栅。由于浮栅是电隔离的，所以即使在去除电压之后，到达栅极的电子也会被捕获。这就是闪存非易失性的原理所在。与具有固定阈值电压的常规MOSFET不同，FGMOS的阈值电压取决于存储在浮栅中的电荷量，电荷越多，阈值电压越高。与常规MOSFET类似，当施加到控制栅极的电压高于阈值电压时，FGMOS开始导通。因此，通过测量其阈值电压并将其与固定电压电平进行比较来识别存储在FGMOS中的信息，被称为闪存中的读操作。 可以使用两种方法将电子放置在浮动栅极中：Fowler-Nordheim隧穿或热载流子注入。对于Fowler-Nordheim隧穿，在带负电的源极和带正电的控制栅极之间施加强电场。这使得来自源极的电子隧穿穿过薄氧化层并到达浮栅。隧穿所需的电压取决于隧道氧化层的厚度。利用热载流子注入，高电流通过沟道，为电子提供足够的能量以穿过氧化物层并到达浮动栅极。 通过在控制栅极上施加强负电压并在源极和漏极端子上施加强正电压，使用福勒 - 诺德海姆隧道效应可以从浮栅移除电子。这将导致被捕获的电子通过薄氧化层回到隧道。在闪存中，将电子放置在浮动栅极中被认为是编程/写入操作，去除电子被认为是擦除操作。 隧道工艺有一个主要缺点：它会逐渐损坏氧化层。这被称为闪存中的磨损。每次对单元进行编程或擦除时，一些电子都会卡在氧化层中，从而磨损氧化层。一旦氧化层达到不再能够在编程和擦除状态之间进行可靠性区分的点，则该单元被认为是坏的。由于读取操作不需要隧穿，因此它们不会将单元磨掉。这就是为什么闪存的寿命表示为它可以支持的编程/擦除（P / E）周期的数量。SLC闪存 在SLC闪存中，每个存储单元仅存储一位信息：逻辑0或逻辑1.单元的阈值电压与单个电压电平进行比较，如果电压高于电平，则该位被视为逻辑0。反之则为逻辑1。 由于只有两个级别，因此两个级别之间的电压裕度可能非常高。这使得读取单元格更容易，更快捷。原始误码率（RBER）也很低，因为由于较大的电压余量，在读取操作期间泄漏或干扰的影响较小。低RBER还减少了给定数据块所需的ECC位数。 大电压裕量的另一个优点是磨损的影响相对较小，因为微小的电荷泄漏具有相对较低的影响。每个逻辑电平的更宽分布有助于以更低的电压对单元进行编程或擦除，这进一步增加了单元的耐久性，进而增加了寿命，即P / E循环的数量。 同时也有一个缺点，就是与在相同芯片区域中存储更多数据的其他类型的Flash相比，每个单元的成本更高。SLC闪存通常用于对成本不敏感且需要高可靠性和耐用性的场合，例如需要大量P / E循环次数的工业和企业应用。MLC闪存 在MLC闪存中，每个存储器单元存储两位信息，即00,01,10和11，在这种情况下，阈值电压与三个电平进行比较（总共4个电压带）。 通过更多级别进行比较，读取操作需要更加精确，与SLC Flash相比，读取速度更慢。由于较低的电压余量，原始误码率（RBER）也相对较高，并且给定数据块需要更多的ECC比特。现在磨损的影响更为显着，因为与SLC闪存相比，任何电荷泄漏都会产生更大的相对影响，从而减少寿命（P / E循环次数）。 由于需要仔细编程以将电荷存储在每个逻辑电平所需的紧密窗口内，因此编程操作也要慢得多。其主要优点是每比特成本更低，比SLC闪存低2~4倍。MLC闪存通常用于成本更敏感的应用，例如消费电子或游戏系统，其性能、可靠性和耐用性不是那么关键，并且所需的P / E循环次数相对较低。企业级多单元（eMLC）闪存 MLC闪存的低可靠性和耐用性使它们不适合企业应用，而低成本是一个驱动因素。为了带来更低成本的优势，闪存制造商创建了一种优化级别的MLC闪存，具有更高的可靠性和耐用性，称为eMLC。eMLC中的数据密度通常会降低，从而提供更好的电压余量以提高可靠性。较慢的擦除和编程循环通常用于减少磨损的影响并提高耐用性。还有许多其他技术可以提高eMLC的可靠性和耐用性，这些技术因制造商而异。TLC闪存 在TLC Flash中，每个存储器单元存储3位信息。现在将阈值电压与7个电平（总共8个电压带）进行比较。与SLC Flash相比，TLC的读取操作需要高度精确且速度慢。原始误码率也很高，增加了对给定数据块的更多ECC位的需求。磨损的影响也被放大，大大减少了寿命（P / E循环次数）。编程操作也较慢，因为电压需要精确以将电荷存储在每个逻辑电平所需的窗口内。 TLC的优势在于每比特的最低成本，与SLC或MLC闪存相比要低得多。TLC闪存用于高成本敏感型应用，对P / E循环的需求较少，例如消费类应用。SLC，MLC，eMLC和TLC的比较 表1给出了假设类似光刻工艺的不同类型闪存的主要参数的比较。这些值仅表示比较性能，并且就特定存储器产品而言可能不准确。

表1：每种不同类型Flash的主要参数的比较。 * ECC位数取决于制程节点; 较小的制程节点需要更多的ECC位。 3D NAND Flash 上面讨论的所有不同的闪存都是二维的，意味着存储单元仅布置在芯片的XY平面中。使用2D闪存技术，在同一晶圆中实现更高密度的唯一方法是缩小制程工艺节点。其缺点是，对于较小的节点，NAND闪存中的错误更为频繁。另外，可以使用的最小制程工艺节点存在限制。 为了提高存储密度，制造商开发了3D NAND或V-NAND（垂直NAND）技术，该技术将Z平面中的存储单元堆叠在同一晶圆上。以这种方式构建有助于为相同的芯片区域实现高位密度。在3D NAND闪存中，存储器单元作为垂直串连接而不是2D NAND中的水平串。 第一批3D Flash产品有24层。随着该技术的进步，已经制造出32,48,64甚至96层3D闪存。3D闪存的优势在于同一区域中的存储单元数量明显更多。这也使制造商能够使用更大的制程工艺节点来制造更可靠的闪存。 3D Flash的另一个主要技术转变是使用电荷阱Flash而不是浮栅晶体管。除了用氮化硅膜代替浮栅之外，电荷阱在结构上类似于FGMOS。注意，由于大规模制造的困难，电荷阱在市场上没有被广泛使用。由于难以制造浮栅晶体管的垂直串以及电荷阱的其他固有优点，已经采用电荷阱技术用于3D闪存。 与FGMOS相比，基于电荷阱的存储器有许多优点。可以在较低电压下编程和擦除基于电荷阱的存储器，从而提高耐用性。由于捕获层（氮化物）是绝缘层，电荷不会泄漏，从而提高了可靠性。由于电荷不会从电荷阱的一侧流到另一侧，因此可以在同一阱层存储多于一位的电荷。赛普拉斯（前Spansion）在NOR闪存中有效地利用了这种功能，称为MirrorBit技术，将两位数据存储在一个类似于MLC闪存的单个存储单元中。未来的趋势 所有主要的闪存制造商都积极致力于开发不同的方法，以降低每比特闪存的成本，同时正在积极研究增加3D NAND Flash中垂直层的数量。虽然15nm似乎是目前NAND闪存中最小的成功节点，但Flash的光刻节点的缩小仍在继续。将MLC和TLC技术与3D NAND闪存相结合的方法也正在积极探索当中，许多制造商已经看到了成功的曙光。随着新技术的出现，我们可能很快就会看到存储单元可以存储一个字节的数据和垂直层，达到256层，甚至更高

3D NAND，可以怎么玩？

相信我们都有所体会，当我们在购买苹果手机时，不同的内存大小价格也差距很大，这个内存指得就是闪存（Flash），苹果是第一家利用闪存来存储数据的公司。闪存又包括NOR Flash和NAND Flash二种，不过NOR Flash的容量较小一般为1Mb-2Gb，而NAND Flash能提供极高的单元密度，可达到高存储密度，适用于大量数据的存储，因此也是主流的闪存技术。从2018年开始，全球大多数的智能手机都已开始使用3D NAND存储芯片，不仅是智能手机，3D NAND芯片在数据中心、云、服务器、SSD、PC等领域也非常受欢迎。

在3D NAND技术推出之前，NAND闪存均为2D平面形式。2D NAND架构的原理就像是在一个有限的平面上盖平房，平房的数量越多，容量也就越大。过往存储芯片厂商将平面NAND中的单元尺寸从120nm扩展到1xnm 节点，实现了100倍的容量。不过随着单元尺寸达到14纳米的物理极限，2D结构在扩展存储容量方面有着很大的局限性（当工艺尺寸达到一定阶段之后，闪存就很容易因为电子流失而丢失其中保存的数据）。

随着2D NAND的微缩达到极限，2007年东芝（现在的铠侠）提出了3D NAND结构的技术理念，3D NAND是行业的一个创新性方向。与减少每个节点单元尺寸的平面NAND不同，3D NAND使用更宽松的工艺，大约介于30 纳米到 50 纳米之间，它通过增加垂直层数来获得更大的存储容量。因此，我们也可以看到，目前主流的存储芯片制造商均在竞相通过增加3D NAND垂直门数，以此来提高存储密度。他们已经规划了下一代3D NAND产品，包括232层/238层，甚至更大到4xx层甚至8xx层。虽说都在盖楼，但是各家盖楼所采用的架构却有所不同。

3D闪存的概念图（图源：铠侠）

架构一：V-NAND，代表厂商：三星

2013年，三星率先推出了V-NAND闪存，其中的V代表Vertical，垂直的意思，这是一种通过垂直堆叠3D空间中的穿孔连接其单元层的解决方案。三星是世界上第一家开发和商业化3D内存解决方案的公司，也为存储器行业创造了全新的范例。

2013年，三星所开发的第一个 V-NAND闪存仅有24层，目前三星的V-NAND已经发展到第八代，它共有200多层。2022年11月7日，三星宣布已开始量产具有200层以上的第八代1 TB的3D NAND (V-NAND)，并计划根据消费者需求将其推向市场。 而且三星的目标是到2030年实现1000层。V-NAND闪存不断发展，每一代新的V-NAND都带来了显着的性能提升，以及更低的功耗。

三星86 Gbit 32层第二代V-NAND的横截面

在此，值得一提的是，在V-NAND 128层以前，三星的V-NAND采用的是单层蚀刻技术，它通过圆柱形通道连接电池，能够一次堆叠超过100层，并通过10亿多个孔互连。除了其创新的结构，V-NAND还采用了电荷陷阱闪存 (CTF) 技术来消除单元间干扰。通过在电池中引入非导电的氮化硅层，CTF技术使V-NAND技术免受电荷泄漏和数据损坏的影响。凭借着这一超高纵横比 (UHAR) 孔蚀刻支持的单层技术，三星一直主导着128层的3D NAND。

但是单次刻蚀最多也就到128层，因此，在 128 层设备之外，许多竞争对手采用的都是双层方法，例如美光将两个88层的结构相互堆叠，从而形成一个176层的器件；英特尔的144L 3D QLC设计已经转向了3层堆栈：48 + 48 + 48层，这种方法更容易实施。层数越少，执行HAR蚀刻步骤就越容易。

到了第七代512Gb 176层的TLC芯片，三星开始采用COP（Cell-on-Periphery）结构，后续1Tb 238L TLC产品将是第二代COP TCAT V8 V-NAND。COP结构的存储单元阵列区域位于外围设备上方，但COP结构还是有部分外围设备仍位于单元外部，这意味着必须减少单元阵列以及单元阵列下方和旁边的外围区域，来减小芯片尺寸。

各家存储厂商3D NAND不同架构的比较

（图源：techinsights）

架构二：CuA，代表厂商：美光/英特尔

美光从第一代32层3D NAND就开始采用这种在芯片的外围逻辑上构建其3D NAND阵列的方法，美光将之称为是CuA（CMOS-under-array）。该架构为容量增长、密度、性能和成本改进提供了一种扩展方法。将NAND的位单元阵列堆叠成更多层，每平方毫米硅片提供更多bit，从而实现更高的密度和更低的每bit成本。

2022年7月下旬，美光宣布了其232层3D NAND，据美光称，此232层的3D NAND实现每平方毫米最高的TLC密度(14.6 Gb/mm2)。面密度比同类TLC产品高35%到100%。据美光的信息，该3D NAND设备分成六个平面（当今市场上的许多NAND设备只有两个平面，也有的前沿设计采用四个平面分区来通道命令和数据流），以实现更高的并行度，从而提高性能。在每个芯片的基础上，增加的并行性通过支持可以同时向 NAND 设备发出更多的读写命令，提高了顺序和随机访问的读写性能。就像高速公路一样，车道越多，拥堵越少，通过给定区域的交通流量就越大。目前美光的232 层 NAND已出货。

232层，2 stack CuA NAND

（图源：美光）

英特尔和美光此前研发了FG CuA 3D NAND，在此科普一下，NAND闪存的存储单元技术大致分为浮栅（FG）技术和电荷陷阱（CT）技术。FG技术存储单元有一个栅极（浮动栅极），它在单元晶体管的控制栅极和沟道之间电浮动，通过向浮动栅极注入电荷（改变单元晶体管的阈值）来写入数据。

此前的2D NAND闪存所使用主流技术正是FG技术，不过随着NAND闪存技术从2D走向3D，除了英特尔-美光联盟外，各大厂商都放弃了FG技术，转而采用CT技术，如上文中提到的三星。采用CT技术的主要原因是CT技术在制造通孔存储器时比FG技术简单。而FG 技术因其卓越的数据保留特性、高温特性和优于CT技术的可控性而受到高度评价。

英特尔-美光联盟开发的3D NAND闪存技术共有三代，第一代是结合了32层内存通孔和TLC（3bit/cell）型多级内存的硅die，内存容量为384Gbit。第二代全面引入了CuA技术,将层数增加一倍至64 层（2个32 层堆叠）的硅芯片，并与 TLC 和 QLC（4 bit/cell）多级存储器技术相结合实现了商业化。第三代达到96层（2个48 层堆叠），存储容量与二代持平，硅面积减少至76%左右。

Intel-Micron联盟的3D NAND闪存技术

（图源：pc.watch）

Intel 第四代的144层转向自研，该NAND string首次在source和bitline之间由三层（upper deck，middle deck，lower deck和48L）组成，并为TLC和QLC设备保留了FG CuA结构。每个deck都可以分配给 QLC 或 SLC 块的任意组合，以充分受益于英特尔在存储系统中的新的block-by-deck概念。

不过英特尔已经退出了3D NAND市场，以90亿美元的价格将该业务出售给了SK海力士。

架构三：BiCS，代表厂商：铠侠/WD/SK海力士

铠侠（Kioxia）和西部数据（WD）正在联合开发名为 BiCS Flash的3D NAND。铠侠的前身是东芝，如开头所述，东芝是世界上第一个发明闪存（1987年）并且提出3D NAND技术的公司。早在Kioxia还是东芝的时候，就与SanDisk建立了闪存合作伙伴关系，后来西部数据收购了SanDisk，东芝成为了Kioxia，两家便成立了合资企业Flash Ventures（FV），成为合作伙伴。FV由WD / Kioxia各拥有50/50的份额，晶圆产能也被分成50/50的份额。

KIOXIA于2007年在学术会议上提出了BiCS FLASH™“批处理技术”的概念。据铠侠对BiCS FLASH™“批处理技术”的解释是：在BiCS FLASH™中，有一个板状电极作为控制栅(下图中的绿色板)和绝缘体交替堆叠，然后垂直于表面同时打开(冲孔)大量的孔。接下来，在板状电极中打开的孔的内部部分填充(堵塞)电荷存储膜(粉红色部分)和柱状电极(灰色部分为柱状结构)。在此条件下，板状电极与柱状电极的交点为一个存储单元。在BiCS FLASH™存储单元中，电子在穿过柱中心的电极（灰色结构）和电荷存储膜（粉红色）之间交换。这样，存储单元不是一层一层地堆叠起来，而是先堆叠板状电极，然后在它们之间开一个孔，连接电极，这样就形成了所有层的存储单元一次性降低制造成本。

BiCs的基本流程

（图源：铠侠）

2015年铠侠&西部数据推出了48层BiCS 3D NAND ，2017年为64层，2018年为96层，2020年达到112层。2021年，铠侠和西部数据宣布了他们的第六代 BiCS 3D NAND 技术，该技术有162层，这也是采用CuA概念的第一款产品。西部数据透露的路线图中显示，下一代“BiCS+”将在2023 年底推出，层数应增加到200多个。

西部数据的NAND发展路线图

（图源：西部数据）

作为全球最主要的NAND闪存公司之一，SK海力士是最后一家开发3D NAND闪存技术的公司。据Tech insights的分析，从2015年到2019年，SK Hynix陆续开发了四种类型的存储单元阵列：2015年至2016年开发的首个存储单元阵列采用类似于Kioxia开发的称为“ SP-BiCS”的单元阵列“ P-BiCS”的结构，似乎是32层；2017年其又开发了存储单元阵列的改进版本—“ DP-BiCS Gen1”，估计为48层；2018年，SK海力士开发了一种名为“ DP-BiCS Gen2”的存储单元阵列，该阵列具有将存储堆栈分为两个“层”（也称为“甲板”）的结构，估计为72层。

SK海力士的3D NAND架构发展

（图源：Tech insights）

架构四：4D PUC，代表厂商：SK海力士

2018年11月，从第四代96层3D NAND开始，SK海力士推出了新的命名法——4D PUC（Periphery Under Cell），PUC是一种将外围电路重新定位到电池底部的技术，如下图所示。尽管有这个名字，该公司并没有在四维空间中创建产品，“4”这个数字所代表的其实是一种先进性（而不是指进入第四维度）。它是3D架构变体的商品名，首批所谓的4D NAND设备提升了CTF（电荷撷取闪存）NAND阵列下的外围电路，从而在芯片上节省更多空间，并进一步降低生产成本。按照SK海力士的说法，与3D相比，4D 产品单位单元面积更小，生产效率更高。

SK海力士对4D NAND的解释

（图源：SK海力士）

98层之后，SK海力士陆续开发出128层、176层3D NAND。2022年8月，SK海力士宣布已开发出世界最高238层4D NAND闪存，也是尺寸最小的NAND，预计2023年上半年开始量产。SK 海力士目前的4D NAND技术现已被公认为行业标准。

PUC架构使得4D NAND允许在固定区域内实现高密度，减小了芯片尺寸，但缺点是堆叠技术可能在未来达到极限。SK海力士计划以多站点电池（MSC）为核心来克服这一障碍，通过微制造将现有电池分成两个较小的电池来存储数据，减少电池堆叠的数量，同时水平扩展电池密度，这也是SK海力士 4D 2.0的技术概念的核心要素之一。

架构五：Xtacking，代表厂商：长江存储

3D闪存中除了存储阵列之外这些外围电路会占据相当大的芯片面积，可以看出，上述这些存储厂商所采用的架构大多是是将外围电路放到存储单元下方。而长江存储所采取的是与其他公司完全不同的方法——Xtacking。

Xtacking技术是把存储阵列和外围电路分开来做，分别在两个独立晶圆上加工，虽然NAND闪存不适合用更先进的制程来加工，但是外围的电路却可以。两部分选用合适的工艺节点完成后，完成的内存阵列晶圆通过数十亿个垂直互连通道(VIAs)连接到外围晶圆。如下图所示，将外围电路位于内存之上，然后通过铜混合键合技术堆叠并连接它们，可实现更高的位密度。但是这种粘合技术仍然很昂贵。

图源：长江存储

总结

迄今为止，主流的3D NAND架构大抵有以上这五种：V-NAND、BiCS、CuA（COP）、4D PUC和Xtacking。然而就像盖高楼大厦一样，简单的堆层数不是最终目的，高楼不仅要高，还要保证可以通过安全高效的电梯轻松抵达，即每个存储芯片内部的V-NAND能否以更快、更高效、更省电的方式继续上升？这就非常考验各家的本领。随着NAND技术的进步，局限性也将浮出水面。

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