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nand数电 V-NAND到底是个啥？三星970EVO Plus强悍性能的背后

发布时间 : 2025-03-19

作者 : 小编

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V-NAND到底是个啥？三星970EVO Plus强悍性能的背后

当我们在聊固态硬盘的时候，我们到底在聊些什么？经历了十数年的行业发展后，固态硬盘的技术规范和产品形态上逐步实现了统一，各家产品的差异已然上升到了内部架构和核心组件方面的技术代差上了。

简单剖析，固态硬盘产品的内核无外乎三大组件，用于调控整体存储功能和特殊机制的“大脑”即主控芯片，产品内部制作成本最高、担当存储重任的闪存颗粒，以及部分产品上用于产品支撑的缓存颗粒。

至于重要性而言，一举打破存储行业格局，让固态硬盘走入千家万户的存储介质，即闪存颗粒部分，可以说是区别固态硬盘好坏的最重要的内核组件。今天，笔者就以业界知名的三星970EVO Plus为实例，简单聊下关于闪存颗粒的技术和功能演变。

01 关于NAND闪存：单位电荷数Bit的变迁

NAND闪存，按照业界一般的理解，本质上是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，其中非易失性的突出特点，使得这种基于通断电存储的介质能够长久的保存数据，最终使得NAND闪存颗粒走向了前台；其实，熟悉闪存的朋友，可能还听过另一个词，即Dram颗粒，即动态随机存取存储器，同样是基于通断电的特性，只不过DRAM芯片的每次存储数据的过程中需要对于存储信息不停的刷新，无法实现长久存储，因而错过了这次“C位出道”的时机。

三星原厂NAND闪存颗粒

NAND闪存工作的原理是通过单位NAND内部电荷数Bit的通电和放电，实现对数据的存储。基于无机械结构的电荷存储优势，NAND闪存技术能够提供包括高性能、稳定、耐摔耐磕碰、一体成型故障率低等多种特点，迅速成为了各家存储厂商研发的重点。

因而，为了进一步提升NAND闪存容量，满足用户对于大容量存储的需求，在以三星、东芝、Intel等领先的NAND原厂推进下，研发出了不同电荷数Bit的多种NAND颗粒，即为SLC(1bit）、MLC（2bit）、TLC(3bit)、QLC(4bit)以及处于实验阶段即将量产的PLC（5bit）等类型。

不同颗粒类型的bit数分布

可随着单位电荷数Bit的堆叠，带来了两个后果，一是单位电荷Bit的增加对于半导体工艺制程的要求越来越高，从50nm制程一路升级到14/15/16nm制程，半导体制程工艺越来越无法满足更多单位电荷数Bit的堆叠了；二是单位电荷数Bit的堆叠，会在狭小的NAND闪存内部产生大量的干扰电流，严重影响闪存产品的性能和寿命。

02 三星V-NAND技术：从平面到垂直的创新性探索

为了解决单位堆叠的带来的电荷干扰问题以及半导体工艺的瓶颈，三星创新性的提出了在原有制程的基础上将NAND闪存以3D堆叠的形式，封装在NAND闪存之中，一方面解决了在平面的狭小空间内多个电荷数排列产生的电子干扰问题，保证了产品的质量和性能；

全球首款V-NAND技术产品

更为重要的是，解决了工艺制程无法推进容量提升的瓶颈，用3D堆叠替代2D平面排列，让NAND闪存以垂直的形式进行排列，进而提升了总体的容量。

V-NAND和普通2D NAND

朴素的理解就是，此前的NAND闪存就像在单位面积的地基上盖平房，平房的容积是恒定的，要想提升入住人口，只能无下限的降低单位容积率，其后果就是制造工艺和电磁干扰；

而V-NAND技术诞生之后，2D的平房变成了3D垂直的楼房，理论上只要高度不限制，单位面积的地基上的可利用容积几乎等同于无限，即避免了制程工艺的瓶颈又解决了电磁干扰的问题。

01 V-NAND技术是三星970EVO Plus强劲性能的有力支撑

三星V-NAND技术从2013年引入市场，便引发了全行业的关注，从初代的32层（即在单位面积上的堆叠层数）到后续的64层，直到9X层，根据公开消息，三星V-NAND技术或将提升到200+层堆叠，最大限度的提升单位闪存的利用率。

而笔者手中这款三星970EVO Plus便是采用三星全新V-NAND技术研发的旗舰级产品，基于V-NANDND技术在容量和稳定性上巨大优势，搭配着三星自研的Phoenix主控，使得三星970EVO Plus的性能实现了超越。

根据官方提供的数据，三星970EVO Plus最大读取性能达到了3500MB/S，最大写入性能也达到了3300MB/S，几乎达到了消费级固态硬盘的巅峰水准。作为一款推出了数年的旗舰级固态硬盘，在即将踏入存储新纪元的当下，依旧没有任何一款同级别的PCIE3.0固态能够在性能上实现对970EVO Plus的绝对超越。

实测性能

这背后的原因，无外乎三星在V-NAND技术上的近十年的积累，以及在此基础上进行的主控配对和优化。

多说一句，随着PCIE4.0时代的来临，三星也将在新世代推出旗舰级980PRO固态硬盘，进而延续PCIE3.0时代的行业地位，可以预见的是，980PRO固态硬盘依旧会在V-NAND堆叠、主控性能方面实现大跨越的升级，至于三星970EVO Plus则还是会成为PCIE3.0世代下的王者存在。

3D NAND，可以怎么玩？

相信我们都有所体会，当我们在购买苹果手机时，不同的内存大小价格也差距很大，这个内存指得就是闪存（Flash），苹果是第一家利用闪存来存储数据的公司。闪存又包括NOR Flash和NAND Flash二种，不过NOR Flash的容量较小一般为1Mb-2Gb，而NAND Flash能提供极高的单元密度，可达到高存储密度，适用于大量数据的存储，因此也是主流的闪存技术。从2018年开始，全球大多数的智能手机都已开始使用3D NAND存储芯片，不仅是智能手机，3D NAND芯片在数据中心、云、服务器、SSD、PC等领域也非常受欢迎。

在3D NAND技术推出之前，NAND闪存均为2D平面形式。2D NAND架构的原理就像是在一个有限的平面上盖平房，平房的数量越多，容量也就越大。过往存储芯片厂商将平面NAND中的单元尺寸从120nm扩展到1xnm 节点，实现了100倍的容量。不过随着单元尺寸达到14纳米的物理极限，2D结构在扩展存储容量方面有着很大的局限性（当工艺尺寸达到一定阶段之后，闪存就很容易因为电子流失而丢失其中保存的数据）。

随着2D NAND的微缩达到极限，2007年东芝（现在的铠侠）提出了3D NAND结构的技术理念，3D NAND是行业的一个创新性方向。与减少每个节点单元尺寸的平面NAND不同，3D NAND使用更宽松的工艺，大约介于30 纳米到 50 纳米之间，它通过增加垂直层数来获得更大的存储容量。因此，我们也可以看到，目前主流的存储芯片制造商均在竞相通过增加3D NAND垂直门数，以此来提高存储密度。他们已经规划了下一代3D NAND产品，包括232层/238层，甚至更大到4xx层甚至8xx层。虽说都在盖楼，但是各家盖楼所采用的架构却有所不同。

3D闪存的概念图（图源：铠侠）

架构一：V-NAND，代表厂商：三星

2013年，三星率先推出了V-NAND闪存，其中的V代表Vertical，垂直的意思，这是一种通过垂直堆叠3D空间中的穿孔连接其单元层的解决方案。三星是世界上第一家开发和商业化3D内存解决方案的公司，也为存储器行业创造了全新的范例。

2013年，三星所开发的第一个 V-NAND闪存仅有24层，目前三星的V-NAND已经发展到第八代，它共有200多层。2022年11月7日，三星宣布已开始量产具有200层以上的第八代1 TB的3D NAND (V-NAND)，并计划根据消费者需求将其推向市场。而且三星的目标是到2030年实现1000层。V-NAND闪存不断发展，每一代新的V-NAND都带来了显着的性能提升，以及更低的功耗。

三星86 Gbit 32层第二代V-NAND的横截面

在此，值得一提的是，在V-NAND 128层以前，三星的V-NAND采用的是单层蚀刻技术，它通过圆柱形通道连接电池，能够一次堆叠超过100层，并通过10亿多个孔互连。除了其创新的结构，V-NAND还采用了电荷陷阱闪存 (CTF) 技术来消除单元间干扰。通过在电池中引入非导电的氮化硅层，CTF技术使V-NAND技术免受电荷泄漏和数据损坏的影响。凭借着这一超高纵横比 (UHAR) 孔蚀刻支持的单层技术，三星一直主导着128层的3D NAND。

但是单次刻蚀最多也就到128层，因此，在 128 层设备之外，许多竞争对手采用的都是双层方法，例如美光将两个88层的结构相互堆叠，从而形成一个176层的器件；英特尔的144L 3D QLC设计已经转向了3层堆栈：48 + 48 + 48层，这种方法更容易实施。层数越少，执行HAR蚀刻步骤就越容易。

到了第七代512Gb 176层的TLC芯片，三星开始采用COP（Cell-on-Periphery）结构，后续1Tb 238L TLC产品将是第二代COP TCAT V8 V-NAND。COP结构的存储单元阵列区域位于外围设备上方，但COP结构还是有部分外围设备仍位于单元外部，这意味着必须减少单元阵列以及单元阵列下方和旁边的外围区域，来减小芯片尺寸。

各家存储厂商3D NAND不同架构的比较

（图源：techinsights）

架构二：CuA，代表厂商：美光/英特尔

美光从第一代32层3D NAND就开始采用这种在芯片的外围逻辑上构建其3D NAND阵列的方法，美光将之称为是CuA（CMOS-under-array）。该架构为容量增长、密度、性能和成本改进提供了一种扩展方法。将NAND的位单元阵列堆叠成更多层，每平方毫米硅片提供更多bit，从而实现更高的密度和更低的每bit成本。

2022年7月下旬，美光宣布了其232层3D NAND，据美光称，此232层的3D NAND实现每平方毫米最高的TLC密度(14.6 Gb/mm2)。面密度比同类TLC产品高35%到100%。据美光的信息，该3D NAND设备分成六个平面（当今市场上的许多NAND设备只有两个平面，也有的前沿设计采用四个平面分区来通道命令和数据流），以实现更高的并行度，从而提高性能。在每个芯片的基础上，增加的并行性通过支持可以同时向 NAND 设备发出更多的读写命令，提高了顺序和随机访问的读写性能。就像高速公路一样，车道越多，拥堵越少，通过给定区域的交通流量就越大。目前美光的232 层 NAND已出货。

232层，2 stack CuA NAND

（图源：美光）

英特尔和美光此前研发了FG CuA 3D NAND，在此科普一下，NAND闪存的存储单元技术大致分为浮栅（FG）技术和电荷陷阱（CT）技术。FG技术存储单元有一个栅极（浮动栅极），它在单元晶体管的控制栅极和沟道之间电浮动，通过向浮动栅极注入电荷（改变单元晶体管的阈值）来写入数据。

此前的2D NAND闪存所使用主流技术正是FG技术，不过随着NAND闪存技术从2D走向3D，除了英特尔-美光联盟外，各大厂商都放弃了FG技术，转而采用CT技术，如上文中提到的三星。采用CT技术的主要原因是CT技术在制造通孔存储器时比FG技术简单。而FG 技术因其卓越的数据保留特性、高温特性和优于CT技术的可控性而受到高度评价。

英特尔-美光联盟开发的3D NAND闪存技术共有三代，第一代是结合了32层内存通孔和TLC（3bit/cell）型多级内存的硅die，内存容量为384Gbit。第二代全面引入了CuA技术,将层数增加一倍至64 层（2个32 层堆叠）的硅芯片，并与 TLC 和 QLC（4 bit/cell）多级存储器技术相结合实现了商业化。第三代达到96层（2个48 层堆叠），存储容量与二代持平，硅面积减少至76%左右。

Intel-Micron联盟的3D NAND闪存技术

（图源：pc.watch）

Intel 第四代的144层转向自研，该NAND string首次在source和bitline之间由三层（upper deck，middle deck，lower deck和48L）组成，并为TLC和QLC设备保留了FG CuA结构。每个deck都可以分配给 QLC 或 SLC 块的任意组合，以充分受益于英特尔在存储系统中的新的block-by-deck概念。

不过英特尔已经退出了3D NAND市场，以90亿美元的价格将该业务出售给了SK海力士。

架构三：BiCS，代表厂商：铠侠/WD/SK海力士

铠侠（Kioxia）和西部数据（WD）正在联合开发名为 BiCS Flash的3D NAND。铠侠的前身是东芝，如开头所述，东芝是世界上第一个发明闪存（1987年）并且提出3D NAND技术的公司。早在Kioxia还是东芝的时候，就与SanDisk建立了闪存合作伙伴关系，后来西部数据收购了SanDisk，东芝成为了Kioxia，两家便成立了合资企业Flash Ventures（FV），成为合作伙伴。FV由WD / Kioxia各拥有50/50的份额，晶圆产能也被分成50/50的份额。

KIOXIA于2007年在学术会议上提出了BiCS FLASH™“批处理技术”的概念。据铠侠对BiCS FLASH™“批处理技术”的解释是：在BiCS FLASH™中，有一个板状电极作为控制栅(下图中的绿色板)和绝缘体交替堆叠，然后垂直于表面同时打开(冲孔)大量的孔。接下来，在板状电极中打开的孔的内部部分填充(堵塞)电荷存储膜(粉红色部分)和柱状电极(灰色部分为柱状结构)。在此条件下，板状电极与柱状电极的交点为一个存储单元。在BiCS FLASH™存储单元中，电子在穿过柱中心的电极（灰色结构）和电荷存储膜（粉红色）之间交换。这样，存储单元不是一层一层地堆叠起来，而是先堆叠板状电极，然后在它们之间开一个孔，连接电极，这样就形成了所有层的存储单元一次性降低制造成本。

BiCs的基本流程

（图源：铠侠）

2015年铠侠&西部数据推出了48层BiCS 3D NAND ，2017年为64层，2018年为96层，2020年达到112层。2021年，铠侠和西部数据宣布了他们的第六代 BiCS 3D NAND 技术，该技术有162层，这也是采用CuA概念的第一款产品。西部数据透露的路线图中显示，下一代“BiCS+”将在2023 年底推出，层数应增加到200多个。

西部数据的NAND发展路线图

（图源：西部数据）

作为全球最主要的NAND闪存公司之一，SK海力士是最后一家开发3D NAND闪存技术的公司。据Tech insights的分析，从2015年到2019年，SK Hynix陆续开发了四种类型的存储单元阵列：2015年至2016年开发的首个存储单元阵列采用类似于Kioxia开发的称为“ SP-BiCS”的单元阵列“ P-BiCS”的结构，似乎是32层；2017年其又开发了存储单元阵列的改进版本—“ DP-BiCS Gen1”，估计为48层；2018年，SK海力士开发了一种名为“ DP-BiCS Gen2”的存储单元阵列，该阵列具有将存储堆栈分为两个“层”（也称为“甲板”）的结构，估计为72层。

SK海力士的3D NAND架构发展

（图源：Tech insights）

架构四：4D PUC，代表厂商：SK海力士

2018年11月，从第四代96层3D NAND开始，SK海力士推出了新的命名法——4D PUC（Periphery Under Cell），PUC是一种将外围电路重新定位到电池底部的技术，如下图所示。尽管有这个名字，该公司并没有在四维空间中创建产品，“4”这个数字所代表的其实是一种先进性（而不是指进入第四维度）。它是3D架构变体的商品名，首批所谓的4D NAND设备提升了CTF（电荷撷取闪存）NAND阵列下的外围电路，从而在芯片上节省更多空间，并进一步降低生产成本。按照SK海力士的说法，与3D相比，4D 产品单位单元面积更小，生产效率更高。

SK海力士对4D NAND的解释

（图源：SK海力士）

98层之后，SK海力士陆续开发出128层、176层3D NAND。2022年8月，SK海力士宣布已开发出世界最高238层4D NAND闪存，也是尺寸最小的NAND，预计2023年上半年开始量产。SK 海力士目前的4D NAND技术现已被公认为行业标准。

PUC架构使得4D NAND允许在固定区域内实现高密度，减小了芯片尺寸，但缺点是堆叠技术可能在未来达到极限。SK海力士计划以多站点电池（MSC）为核心来克服这一障碍，通过微制造将现有电池分成两个较小的电池来存储数据，减少电池堆叠的数量，同时水平扩展电池密度，这也是SK海力士 4D 2.0的技术概念的核心要素之一。

架构五：Xtacking，代表厂商：长江存储

3D闪存中除了存储阵列之外这些外围电路会占据相当大的芯片面积，可以看出，上述这些存储厂商所采用的架构大多是是将外围电路放到存储单元下方。而长江存储所采取的是与其他公司完全不同的方法——Xtacking。

Xtacking技术是把存储阵列和外围电路分开来做，分别在两个独立晶圆上加工，虽然NAND闪存不适合用更先进的制程来加工，但是外围的电路却可以。两部分选用合适的工艺节点完成后，完成的内存阵列晶圆通过数十亿个垂直互连通道(VIAs)连接到外围晶圆。如下图所示，将外围电路位于内存之上，然后通过铜混合键合技术堆叠并连接它们，可实现更高的位密度。但是这种粘合技术仍然很昂贵。

图源：长江存储

总结

迄今为止，主流的3D NAND架构大抵有以上这五种：V-NAND、BiCS、CuA（COP）、4D PUC和Xtacking。然而就像盖高楼大厦一样，简单的堆层数不是最终目的，高楼不仅要高，还要保证可以通过安全高效的电梯轻松抵达，即每个存储芯片内部的V-NAND能否以更快、更高效、更省电的方式继续上升？这就非常考验各家的本领。随着NAND技术的进步，局限性也将浮出水面。

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