NAND存储架构三星计划明年生产第9代V-NAND闪存：沿用双层堆栈架构，超300层-快讯-上海羊羽卓进出口贸易有限公司

NAND存储架构三星计划明年生产第9代V-NAND闪存：沿用双层堆栈架构，超300层

发布时间 : 2025-02-05

作者 : 小编

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三星计划明年生产第9代V-NAND闪存：沿用双层堆栈架构，超300层

IT之家 8 月 18 日消息，据 DigiTimes 报道，三星电子计划明年生产第 9 代 V-NAND 闪存，将沿用双层堆栈架构，超过 300 层。

报道称，这将使三星的进度超过 SK 海力士 —— 后者计划 2025 年上半年量产三层堆栈架构的 321 层 NAND 闪存。早在 2020 年，三星就已首次引入双层堆栈架构，生产第 7 代 V-NAND 闪存芯片。

▲ 图源三星

IT之家注：双层堆栈架构指在 300mm 晶圆上生产一个 3D NAND 堆栈，然后在第一个堆栈的基础上建立另一个堆栈 。

而三星即将生产的超 300 层第 9 代 V-NAND 将提高单个晶圆上生产的存储密度，这将有利于降低固态硬盘的成本。

作为竞争对手，SK 海力士的三层堆栈架构则是创建三组不同的 3D NAND 层 ，而这种做法将增加生产步骤和原材料的用量，目的是最大限度提高产量。

另据《首尔经济日报》报道，业界认为三星在推出第 9 代 3D NAND 之后，将有望在第 10 代 430 层的 3D NAND 中采取三层堆栈架构。该报援引业内人士称，若 3D NAND 层数超过 400，原材料用量和晶圆成本也会水涨船高，同时也会保证产量。

在去年 10 月举行的“2022 三星科技日”上，三星曾提出长期愿景：2030 年将层数提升至 1000 层 。

3D NAND架构解析

1前言

由于2D NAND自身技术缺陷，行业预测10-12nm将是其极限。3D NAND, 即立体堆叠技术，如果把2D NAND看成平房，那么3D NAND就是高楼大厦，建筑面积成倍扩增，理论上可以无限堆叠。这可以摆脱对先进制程工艺的束缚，同时也不依赖于极紫外光刻（EUV）技术，而闪存的容量/性能/可靠性也有了保障。

2 3D NAND FLASH架构分析

3D NAND目前大多使用55 nm以上的工艺，一般3D谈的是层数。下图是Tech Insights 2020整理的NAND Flash Roadmap，包含2D NAND及3D NAND，长江存储已被纳入图表中，成为第五家有能力生产3D NAND的厂家，其预测结果也符合市场现状。目前而言，3D NAND闪存主要由三星/海力士/镁光-英特尔/东芝/闪迪垄断99%市场份额，且每家都有自己特殊的工艺架构，三星/海力士的CTF（电荷俘获），镁光/英特尔的FG（多晶硅浮栅），东芝/闪迪的P-BiCS，长江存储的Xtacking。

图1 Tech Insights NAND Flash Memory Technology

2.1镁光/英特尔的FG（多晶硅浮栅）架构

镁光/英特尔主要是采用OPOP（氧化硅/多晶硅）堆叠技术，前栅工艺，存储单元是浮栅结构。图2是DC-SF（双控制栅及环绕浮栅）架构示意图，图3是其加工工艺流程，（a）存储区OPOP孔干法刻蚀成型，（b）回刻氧化硅，（c）沉积绝缘层IPD，（d）填充多晶硅，（e）湿法刻蚀多余的多晶硅并沉积隧穿氧化层，（f）填充多晶硅形成完整存储结构。

图2 双控制栅及环绕浮栅架构

图3 DC-SF NAND 工艺流程

2.2东芝P-BiCS架构

东芝于2009年提出P-BiCS结构，如图4所示，器件结构是U型环栅结构，前栅工艺，ONO电荷俘获，OPOP（氧化硅/多晶硅）堆叠技术。工艺难点是U型沟槽的制作，以及随着堆叠层数的增加，刻蚀工艺难度进一步加大；因此东芝只在64层架构以下使用OPOP堆叠，而64层及以上产品堆叠采用ONON（氧化硅/氮化硅）技术。

图4 （a）P-BiCS架构和（b）工艺流程

2.3三星TCAT CTF架构

三星于2009年提出TCAT结构，如图5所示，器件结构是垂直管状环栅结构，hk-金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术。图6是其加工工艺流程，（a）存储区ONON孔干法刻蚀成型且完全填充多晶硅，栅沟槽刻蚀成型，（b）湿法刻蚀去除氮化硅，（c）沉积ONO-high-k，PVD沉积金属栅，（d）刻蚀多余的金属W，防止栅短路。其工艺相对于东芝和镁光复杂且难度大，尤其是存储层ONO沉积完后还要沉积金属栅对film挑战极大，同时也意味着ONON堆叠难以减薄，就限制了容量的增加。

图5 TCAT架构

图6 TCAT工艺制程

为了解决此工艺复杂，堆叠难以压缩的难题，2012年海力士提出了SMArT (Stacked Memory Array Transistor)结构，如图7所示。器件结构也是垂直管状环栅结构，hk-金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术。创新之处在于ONO存储层在孔内部，同时多晶硅也不全部填满沟道，大约只有8nm左右的多晶硅，剩余的用氧化硅填充。这种结构可以减薄ON堆栈层的厚度，同时薄的沟道多晶硅的Vth阈值电压分布更均一，也削弱了晶界对沟道电流的阻碍作用。因此这种结构在工业量产中得到了最广泛的应用。东芝/三星/海力士/长江存储都基于此核心结构开发出自己的产品。

在3D NAND中，由于多晶硅沟道的阻力更高，流动性更低。因此，为了达到2D NAND 的性能，3D NAND必须使用更好的电路结构、算法和控制器。

图7 SMArT架构

2.4 3D NAND CTF vs FG

目前3D NAND存储层分两种结构，一种是浮栅型Flash器件，厂商为镁光，一种是电荷俘获型SONOS器件，厂商为三星/海力士/东芝/长江存储。

浮栅型器件特点是：

（1）浮栅中电荷可以自由移动，单一缺陷就可以导致电荷流失;

（2）相邻元件存在浮栅间电容耦合干扰;

（3）多级存储需要控制存储电荷数量;

（4）栅结构复杂；

（5）Reliability好；

（6）堆栈方式为OPOP。

电荷俘获型SONOS器件的特点是：

（1）氮化物存储层中电荷被存在电荷阱中，电子无法自由移动;

（2）相邻元件不存在耦合干扰;

（3）可实现多物理位存储;

（4）栅结构简单，利于工艺集成；

（5）堆栈方式为ONON。

2.5 3D NAND的工艺难点

与2D NAND缩小Cell提高存储密度不同的是，3D NAND只需要提高堆栈层数。从2013年三星推出了第一款24层SLC/MLC 3D V-NAND，到现在主流96/128层TLC 3D NAND产品问世，随着层数迈进100+层，其工艺难度也愈发困难。

（1）ONON/OPOP层数堆叠

随着层数24 /48/64/96 /128层等快速增加，对堆叠的薄膜有了进一步严格要求，均匀性、缺陷控制、最小平面内位移和氮化物收缩、热应力后可接受的晶圆形变，以及高氮化物/氧化物湿蚀刻选择性等。层数堆叠的同时也会对每对薄膜进行减薄，这样对器件的可靠性也做出了更高的要求。

图8 薄膜在堆叠过程中的张应力和压应力

（2）高长宽比（HAR）通孔蚀刻

通孔的形成需要等离子干法刻蚀，每个12寸晶圆上需要刻上超过上千万亿个孔，（长宽比大于 50），挑战当前等离子蚀刻技术的物理极限。目前只有美国泛林半导体设备技术有限公司垄断此技术。

刻蚀的主要问题是：

（1）不完全蚀刻、

（2）通孔中间弯曲和扭曲、

（3）通孔顶部和底部之间CD变化大，

（4）底部通孔不圆等，如图9所示。

此类缺陷可能导致短路、相邻存储单元之间的干扰以及其他电学性能问题。

为了缓解 HAR 蚀刻的挑战，对于超过64层的3D NAND，主流做法是用两个64层堆叠成128层 3D NAND。

图9 干法刻蚀通孔遇到的问题

（3）WL台阶的设计与刻蚀

由于器件结构是垂直管状环栅结构，因此需要特别设计出台阶结构，通过Contact引出栅结构。图10（a）给出了实现台阶的工艺方法，即Trim/Etch/Trim/Etch，图10（b）为成型后的台阶。需要精确控制台阶的刻蚀层数和CD的均匀性，保证每个Contact都能落到对应的台阶上，不能发生错位。而当层数高于64层时，为了节省Mask和降低工艺难度，就需要设计新的台阶结构。

图10（a）台阶刻蚀工艺流程示意图（b）成型后的台阶

3 3D NAND现阶段主流产品工艺水平

3.1现阶段主流产品

为能更缩小存储单元尺寸，除了工艺持续缩小及将存储单元3D化外，还有一种方式就是增加每存储单元能存储的 bit 数目上。SLC存储ㄧ个bit数据，也就是二个状态 (0，1) ; MLC 存储两个bit数据，所以是四个状态 (00，01，10，11) ; TLC 三个bit，八个状态(000，001，010，011，100，101，110，111) ; QLC四个bit，十六个状态 (0000，0001，…. 1111)，如下图所示。从SLC到QLC，成本极大降低，随之而来的是擦写次数会大幅降低，从100K次降到不足1K。为了弥补这个不足，需要系统优化区块管理，这样即使只有1K次擦写，也足够适用于消费者个人使用。企业级用户就只能用SLC和MLC产品。

目前只有三星、海力士、东芝、镁光-英特尔、长江存储五家公司能够量产。各家的 3D NAND存储单元及技术都不相同，目前市场上3D NAND最多的是64层和96层TLC产品。图14是目前市场上3D NAND的主流产品，浅蓝色是2018年量产的64层TLC产品，深蓝色是2019年量产的96层TLC产品，从工艺水平/良率/市场份额来看，三星都走在前头。

图14 3D NAND厂商量产产品

像苹果公司最新旗舰手机iPhone 11系列都已经用上了东芝海力士三星的最新96层TLC产品。华为/LG/小米/Apple iPad/Google Surface/Dell/三星手机也都用上了64层TLC产品。

3.2各大厂主流工艺分析

为了增加存储单元面积，降低生产成本，目前各大厂都采用了把外围电路做在存储单元的下方，即Peri under Cell, 外围电路成型以后，需要经过化学机械研磨CMP工艺使之平坦化，这将使得CMP制程的难度和重要性得以提高。

图15 Peri under Cell结构

（a）三星92层工艺

三星的92层是一次刻蚀成型而成，技术难度最高。采用垂直管状环栅结构，金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术，ON对做了减薄处理，台阶区长度相对东芝减小了11um，如图16所示。

图16 三星3D NAND产品（a）64层，（b）92层，（c）台阶区结构

（b）东芝/西部数据96层工艺

东芝的96层是由两个48层堆叠而成，和三星一样采用垂直管状环栅结构，金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术，ON对做了减薄处理，台阶区相对于64层只增加了4um的宽度，如图17所示。

图17 东芝3D NAND产品（a）64层，（b）96层，（c）台阶区结构

（c）镁光/海力士96层工艺

镁光和海力士的96层也都采用了两个48层堆叠而成。从图18中可以看出来这三家对于上下通孔中间的接触层各有不同。镁光是氧化铝/氧化硅/氮化硅三明治结构，海力士没有过渡层，东芝只有氧化硅层。由于需要联通上下通孔，即ONO层是公用的，则对Alignment对准有极高的要求，这也是多层堆叠的技术难点所在。

图18 东芝/镁光/海力士上下通孔中间层对比

（d）长江存储128层工艺

长江存储目前量产的是32层64Gb SLC/MLC产品和64层256Gb TLC产品，采用特有的Xtacking工艺，如图19所示，可在一片晶圆上独立加工负责数据I/O及记忆单元操作的外围电路。这样的加工方式有利于选择合适的先进逻辑工艺，以让NAND获取更高的I/O接口速度及更多的操作功能。存储单元同样也将在另一片晶圆上被独立加工。当两片晶圆各自完工后，XtackingTM技术只需一个处理步骤就可通过数百万根金属VIA将二者键合接通电路，而且只增加了有限的成本。

图19 长江存储存储阵列边缘台阶界面图

长江存储的128层是通过两个64层堆叠而成，其结构类似于三星/东芝等。

3.3 3D NAND即将量产产品展望

（1）112层/128层/144层/170层及大于200层以上产品，>10Gb/mm2

（2）海力士的9x层QLC以及128层/176层产品

（3）长江存储的128层TLC/QLC产品

（4）3个64层或以上堆叠的3D NAND产品

（5）其他新型3D NAND产品

4 3D NAND总结

以上文章主要简述了几种常见的3D NAND Flash结构和工艺和现阶段主流产品工艺水平等。随着层数的进一步增加，难度也进一步增大，各个大厂都将面临着生产成本的急速增加。这种沟道垂直结构对制造过程（新材料属性）和设备（精确到原子层控制）提出了更加严格的要求。随着许多新型态的非易失性存储器已研发出来，如MRAM/ FRAM/ RRAM/ PCRAM/ 3XPoint，未来或许能取代现有的DRAM/NAND Flash存储器。但在此之前，3D NAND将主导非易失存储器的市场。

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