西数东芝宣布128层3D NAND闪存：单颗512Gb 或命名为BiCS-5

外媒报道称，西部数据（WD）和东芝（Toshiba）已经开发出了 128 层 @ 512Gbit 容量的 3D NAND（又称 TLC）缓存。 如果沿续此前的命名习惯，我们可以把它叫做 BiCS-5 。因为 BiCS-4 为 96 层，BiCS-3 为 64 层。与 BiCS-4 闪存颗粒相比，新技术额外多出的 32 层，能够轻松将容量提升 1/3、从而大幅降低制造同等容量终端产品的成本。

相关产品有望在 2020 年末投产，并在 2021 年实现量产。 由富国银行（Wells Fargo）资深分析师 Aaron Rakers 搭建的生产模型可知：

假设模具尺寸为 66 平方毫米、密度为 7.8Gb / 平方毫米，那西数-东芝将实现业内最高的 NAND 密度。换言之，只需上一代 85% 的晶圆，就能完成当前所需的供应任务。

据悉，BiCS-5 采用了阵列下电路（CuA）设计。 其中逻辑电路位于芯片的底部，数据层堆叠在它的上方。

Rakers 称，与非 CuA 技术相比，芯片尺寸可缩小 15％ 。与 96 层的 BiCS-4 相比，BiCS-5 可让模具总体缩小 23％ 。

将这部分空间释放之后，西数和东芝将能够利用四平面（相较于传统的双平面），将颗粒性能提升两倍。

模具分为四个平面或部分，允许独立或并行访问，吞吐量可达 132MB/s 。相比之下，三星的 110+ 层芯片，只有 83MB/s 的吞吐量。

BiCS-5 闪存颗粒能够在 1.2Gb/s 的 IO 带宽下运行，读取延迟低至 45 微秒。

此外，西数使用 4KB 页面来访问 128 层芯片上的数据，而不是行业传统所限的 16KB 标准页面。

最后，这里介绍的还只是 3D NAND（TLC）的模具。如果升级到每单元 4-bit 的 QLC，还可进一步将单芯容量提升至 682Gb 。

据悉，在上月于旧金山举行的国际固态电路会议上，东芝就已经展示过这项技术。

[via BlockSandFiles]

东芝和西部数据现正研发128层3D NAND

IT之家3月7日消息 根据外媒的报道，东芝及其战略盟友西部数据准备推出更高密度128层3D NAND 闪存。在东芝的命名法中，该芯片将命名为BiCS-5 。

据介绍，芯片将实现TLC，而不是更新的QLC。这可能是因为NAND闪存制造商仍然对QLC芯片的低产量有担心。该芯片的数据密度为512 Gb，新的128层芯片的容量比96层芯片多33％，可以在2020到2021年实现商业化生产。

据报道，新芯片每单位信道的写入性能从66 MB / s增加到132 MB / s。据报道，该芯片还采用了CuA（阵列电路），这是一种设计创新，节省了15％的芯片尺寸。

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