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nand内存条三星2024年底量产256GB CXL 20内存模块，基于1y nm DRAM

发布时间 : 2024-11-23

作者 : 小编

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三星2024年底量产256GB CXL 20内存模块，基于1y nm DRAM

IT之家 7 月 18 日消息，据韩媒 ZDNet Korea 报道，三星电子内存部门新业务规划团队负责人 Choi Jang Seok 今日表示，三星将在今年底开始量产符合 CXL 2.0 协议的 256GB CMM-D 2.0 模块。

该内存模组将配备较为成熟的 1y nm（第二代 10+ nm 级）工艺 DRAM 内存颗粒，发挥 CXL 内存模块对 DRAM 颗粒性能要求较低的优势 。未来三星电子还将推出颗粒更为先进的版本。

▲ 三星电子 CMM-D 模组

除 CMM-D 外，三星电子还规划了多个类型的 CXL 存储产品，包含配备多个 CMM-D 模块的 CMM-B 内存盒模组、同时搭载 DRAM 内存和 NAND 闪存颗粒的 CMM-H 混合存储模组。

Choi Jang Seok 提到三星电子正在内部研究另一类名为 CMM-DC 产品，其在 CMM-D 的基础上还具备计算能力 。

展望未来，Choi Jang Seok 称：“当 CXL 3.1 和池化（IT之家注：可在多个主机间共享 CXL 内存资源）技术得到支持后，CXL 市场将在 2028 年左右全面开花 。”

3D NAND原厂技术比拼，哪家垂直单元效率更高？

近日市场研究机构Techinsights对于三星、SK海力士/Solidigm、美光、KIOXIA/WD、YMTC的200层以上的3D NAND Flash进行了对比分析，发现三星的垂直单元效率 (VCE，vertical cell efficiency) 是最高的。

传统的NAND闪存单元采用平面晶体管结构，包括控制栅极（Control Gate）和浮动栅极（Float Gate）。通过向单元施加电压，电子在浮动栅极中存储和移除。

多年来，供应商将平面 NAND 的单元尺寸从 120nm 缩小到 1xnm 节点，使容量增加了 100 倍。然而，当单元尺寸达到了 14nm 的极限，这意味着该技术不再可扩展，由此NAND原厂纷纷转向3D NAND，以实现超过 2D NAND 结构的数据密度，并能够在更新一代的技术节点上制造。

具体来说，平面 NAND 由带有存储单元的水平串组成。而在 3D NAND 中，存储单元串被拉伸、折叠并以“U 形”结构垂直竖立。实际上，这些单元以垂直方式堆叠以缩放密度。因此，3D NAND存储单元有多个层级。

3D NAND的层数描述了堆叠在一起的字线（Word Line）数量。在这些字线层上切出一个垂直柱，柱子与每条字线的交点代表一个物理单元。也就是说，每个 3D NAND 存储单元都类似于一个微小的圆柱形结构。每个微小单元由中间的垂直通道和结构内部的电荷层组成，通过施加电压，电子可以进出绝缘电荷存储膜，然后读取信号。

平面 NAND 在每个节点上都减小了单元尺寸，而 3D NAND 则采用了更宽松的工艺，大约在 30nm 到 50nm 之间。3D NAND 内存容量的扩展主要是通过添加垂直层来实现的，在这种3D NAND结构中，单元密度会随着堆栈中层数的增加而增加。然后，每隔一到两年，供应商就会从一代技术迁移到下一代技术。

根据研究数据显示，供应商平均每代 3D NAND 都会增加 30% 至 50% 的层数。而每一代新的芯片将会增加 10% 至 15% 的晶圆成本。这也使得NAND 的每bit成本能够平均以每年约20%幅度降低。

现在，超过200层的TLC NAND 产品已经逐渐成为主流，比如三星236层NAND 、SK 海力士 238层NAND、美光 232层NAND 、YMTC 232层NAND。此外还有一些接近200层的厂商，比如铠侠（KIOXIA）和西部数据的 112层/162层NAND 和 Solidigm 的 144层/ 192层 (FG) NAND。

△Techinsights从 SK 海力士 2TB SSD PC811 HFS002TEM9X152N (设备：H25T3TDG8C-X682) 中提取了 SK 海力士 238L 512 Gb 3D NAND 芯片，该芯片尺寸为 34.56mm²，位密度为 14.81 Gb/mm²。

谈到 3D NAND 单元效率，垂直单元效率 (VCE，vertical cell efficiency) 对于 NAND 单元工艺、设计、集成和设备操作而言非常重要。

随着堆叠的总栅极数量的增加，单元 VC（vertical cell）孔高度也会增加。为了降低 VC 高度和纵横比，其中一种方法是通过减少虚拟栅极（dummy gates）、通过栅极（passing gates）和选择栅极（select gates）的数量来提高垂直单元效率。垂直单元效率可以用总栅极中active cell 的百分比来定义，也就是用active WL （Word Line）除以集成的总栅极数来计算。垂直单元效率越高，工艺集成度越高，纵横比越低，整体效率越高。

VCE可定义为活跃单元占总栅极的比例，即Active WL 数量除以总集成栅极数量×100%。例如，一个NAND串由Active WL、通道WL（含dummy WL）和选择器（源极/漏极）组成。若其包含96个Active WL和总计115个栅极，则VCE为83.5%，计算方法为96/115×100%。VCE越高，对工艺集成越有利，能实现更低的纵横比和更高的生产效率。

Techinsights发现，在多代 3D NAND 产品中，三星始终以最高的垂直单元效率领跑行业。他们最新的多层V-NAND 在前几代以高效著称的基础上，拥有令人印象深刻的垂直单元效率。美光和YMTC也在其产品中展示了强劲的垂直单元效率数据，这反映出它们在减少虚拟栅极、通过栅极和选择栅极数量方面取得了显著进步，从而优化了垂直单元效率。

△3D NAND 垂直单元效率趋势

总结来看，三星每一代产品的VCE都是最高的，比如采用单层结构的128层是94.1%，176层COP V-NAND是92.1%，236层2nd COP V-NAND是94.8% 。YMTC的232层Xtacking 3.0的VCE是91.7%，美光232层是91%。KIOXIA 162层的VCE稍低一些，为88%。SK海力士238层共有259个门，VCE为91.9%，仍然低于三星的236L。

编辑：芯智讯-林子

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