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nand nor逻辑门学数电，如何真正搞懂逻辑门电路

发布时间 : 2025-04-12

作者 : 小编

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学数电，如何真正搞懂逻辑门电路

在大学学习数字电路设计课程的时候，一直对逻辑门电路中的与非门和或非门似懂非懂，后来参加工作，做了一些项目，才真正理解它们的原理和作用。

与非门（英语：NAND gate）是数字电路的一种基本逻辑电路。若当输入均为高电平（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1）。与非门可以看作是与门和非门的叠加。

逻辑表达式：Y=(A·B)'=(A')+(B')

或非门（英语：NOR gate）是数字逻辑电路中的基本元件，实现逻辑或非功能。有多个输入端，1个输出端，多输入或非门可由2输入或非门和反相器构成。只有当两个输入A和B为低电平（逻辑0）时输出为高电平（逻辑1）。也可以理解为任意输入为高电平（逻辑1），输出为低电平（逻辑0）。

与非门在CMOS电路中的应用

CMOS电路中的逻辑门有非门、与门、与非门、或非门、或门、异或门、异或非门，施密特触发门、缓冲器、驱动器等。

与非门则是当输入端中有1个或1个以上是低电平时，输出为高电平；只有所有输入是高电平时，输出才是低电平。

或非门在NMOS逻辑实现

上图展示了使用NMOS线路的2输入或非门的构造。如果输入都是高电平，对应的NMOS就会接通，输出会被拉到低电平；反之输出会通过上拉电阻被拉到高电平。

CMOS逻辑实现

上图展示了使用CMOS技术的2输入或非门。输出端的二极管和电阻用来保护CMOS元件，以防其受到静电放电（ESD）的损害，从而在电路的逻辑功能中发挥不了作用。

总结： 学好与非门与或非门不仅仅通过概念和看书，更得多在实际电路图中运用，这样才能加深对它的理解，相信随着大家项目经验的增加，一定可以灵活运用这两个逻辑电路，成为数字电路设计高手。

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基于2D神经元晶体管的逻辑门

研究背景

在尝试开发高效计算时，人脑是一个自然的起点。例如，单个人类神经元能够执行布尔运算，包括非线性XOR运算。然而，人工神经形态系统通常需要多个器件来完成单个布尔运算。特别是，执行布尔运算可能需要具有四个运算步骤或三个三阶元素的四个存储器件，并且需要在不同器件之间重复交换数据。二维(2D)材料提供了许多可用于神经形态计算开发的功能。其原子级厚度可以降低功耗，并且表面上没有悬键有利于制备层状范德华异质结。然而，基于2D材料的器件通常仍然遵循传统的硅技术设计，无法像单个神经元那样执行布尔运算。双极型晶体管使用极性门静电掺杂为n型或p型，可以使用互补设计执行计算。需要恒定电压来维持这种掺杂，并且使用这种方法实现逻辑计算需要与传统硅基电路相同的硬件资源。或者，可以使用基于2D材料的可调同质结来制造用于逻辑计算的可重构电路元件。

成果介绍

有鉴于此，近日，复旦大学周鹏教授和中科院上海技物所胡伟达研究员（共同通讯作者）等合作展示了利用2D材料本征极性的神经元晶体管，可以在单个器件中执行逻辑操作。XNOR门可以使用不同厚度的双极型WSe2制成，NOR门使用p型黑磷，OR和AND门使用n型MoS2。为了说明神经电阻的潜力，在双晶体管双电阻（2T2R）结构中使用WSe2神经元晶体管和MoS2神经元晶体管制备了逻辑半加器和奇偶校验器电路，与传统设计中基于MoS2栅极的电路相比，可节省78%的面积。本文还提出了一种基于三维XNOR阵列的二元神经网络，模拟显示该网络可以提供每瓦每秒万亿次运算622.35的能效和7.31 mW的功耗。文章以“Logic gates based on neuristors made from two-dimensional materials ”为题发表在顶级期刊Nature Electronics 上。

图文导读

图1. 用于逻辑计算的神经元晶体管。（a）神经元晶体管的示意图。（b）由WSe2（双极型）、BP（p型）和MoS2（n型）组成的不同神经元晶体管的转移曲线。（c）XNOR、NOR和OR门的逻辑行为。

图1a显示了神经元晶体管的示意图，其中顶栅和背栅端分别用作输入信号1(IN1)和输入信号2(IN2)。具有顺序组合(0,0)、(0,1)、(1,0)、(1,1)的逻辑输入应用于(IN1,IN2)，其中0和1分别代表负电压和正电压。漏极电流测量为逻辑输出，高/低电平电流表示为OUT-1/OUT-0。在本文的演示中，hBN薄片和Al2O3用作介电层，硅衬底用作扩展的背栅。通过TEM证实了沟道材料是超薄的。2D材料的本征极性有望实现灵活的电子设计。与之前的工作相比，利用2D材料的极性特征来执行布尔运算。为了证明这一点，选择WSe2（双极型）、BP（p型）和MoS2（n型）作为代表性的2D材料（图1b）。当电压以(0,0)、(0,1)、(1,0)、(1,1)的序列施加到具有WSe2沟道的神经元晶体管时，(0,0)和(1,1)的输出电流远高于(1,0)和(0,1)，对应于XNOR门。类似的分析也适用于BP神经元晶体管，用于NOR门。每个神经元晶体管的逻辑行为总结如下（图1c）：双极型WSe2表现出XNOR门行为，p型BP表现出NOR门行为，n型MoS2表现出基本的OR门行为。结果表明，具有两个工作载流子的双极型材料在实现非线性逻辑计算方面具有强大的优势，而单极型材料则适用于线性逻辑计算。选择具有适当极性类型的材料来实现非线性或线性计算，本质上可以为实现高效计算提供一种替代手段。

接下来讨论单个神经元晶体管作为逻辑门背后的工作机制。在双极型WSe2神经元晶体管中，正电压产生电子，负电压产生空穴。当输入信号均为正（负）电压时，产生的载流子为电子（空穴），导致高电平电流。如果输入信号的极性相反，则观察到的电流为低电平。具体而言，当背栅从-2 V扫到2 V且顶栅偏置在2 V时，p支路被完全抑制，WSe2神经元晶体管显示n型特性，但当顶栅偏置在-2 V时，WSe2神经元晶体管显示p型特性。这种调制可以在2-5 V范围内实现，非线性XNOR门的实现依赖于WSe2从双极型到p和n型的成功调制。已经报道了基于可调肖特基结的调制用于互补设计，该技术侧重于降低功耗但牺牲面积效率。相反，本文的方法专注于提高面积效率，并且只需要一个晶体管来实现逻辑运算。在本文的演示中，选择了不同极性的材料并使用Cr/Au接触来揭示它们的本征极性，以产生不同的逻辑运算。利用不同的金属接触也可能是获得固定n型或p型特征及其相应逻辑操作的有效方法。

图2. 具有不同极性的逻辑性能。（a）不同极性神经元晶体管的厚度工作范围。（b）用于逻辑运算的神经元晶体管的热稳定性。（c）不同顶栅偏置下小尺寸神经元晶体管的转移曲线，验证其逻辑运算。（d）报告的工作和本文方法的比较。

由于2D晶体管的性能对其厚度表现出一定程度的敏感度，接下来通过制造许多神经元晶体管验证其逻辑行为来探索厚度对逻辑性能的影响（图2a）。根据数据统计，WSe2神经元晶体管正常工作所需的厚度估计在3-7 nm范围内。对于BP神经元晶体管用作NOR门，合适的工作范围在6 nm以下。在MoS2神经元晶体管中，n型极性在不同的厚度保持-观察到薄MoS2(3 nm)神经元晶体管表现出AND门行为，而稳定的OR门需要厚MoS2(8 nm)神经元晶体管。热稳定性在电路应用中至关重要，因此通过热稳定性测试验证了神经元晶体管的性能。神经元晶体管的极性在升高的温度下不会改变，图2b表明逻辑操作具有强大的热稳定性。

为了证明缩放的可行性，制造了较小尺寸的神经元晶体管来验证它们的逻辑功能。当顶栅偏置在4/-4 V并且底栅电压从-4 V扫到4 V时，100 nm WSe2神经元的转移曲线（图2c）显示出具有两个不同电平的四种电流状态，高电平（0,0）和（1,1）和较低电平（0,1)和(1,0)。这表明WSe2神经元晶体管可以作为XNOR门稳定运行。使用减小尺寸的BP神经元晶体管（沟道长度为367 nm），观察到具有两个不同电平的三个电流状态，表现出作为NOR门的行为，而具有亚100 nm沟道长度的MoS2晶体管表现为OR门。逻辑操作取决于沟道材料的极性，并且缩放沟道长度不会影响极性。利用2D材料中自然的双极型、p型和n型特征，每个逻辑门都可以用单个神经元晶体管实现。与传统设计相比，本文的方法在报道的工作中消耗了最少的晶体管数量（图2d），并将XNOR门的晶体管数量减少了90%，NOR门减少了75%，OR门减少了50%，AND门减少了50%。

图3. 基于2T2R结构的优化电路。（a）2T2R基电路的原理图。（b）2T2R半加器和奇偶校验器的波形。（c）演示电路的实验真值表。

现在证明神经元晶体管可用于高面积效率的电路设计。非线性XOR计算在数字电路和密码学应用中很重要。带有电阻器的WSe2晶体管可以在电压状态下实现XOR功能。逻辑半加器用作组合电路中的构建基块，其中选择一个WSe2神经元晶体管(6 nm)和一个MoS2神经元晶体管(3 nm)和两个负载电阻器(176 MΩ)，分别用作XOR和NAND门。因此，演示了2T2R半加器（图3a和b）。同时，在基于2T2R的电路中还实现了奇偶校验器，其中一个WSe2神经元晶体管(7 nm)和一个MoS2神经元晶体管(7 nm)带有两个负载电阻器(88 MΩ)，分别用作XOR和NOR门。图4c显示了逻辑半加器和奇偶校验器的实验真值表。与之前使用10多个晶体管来实现此类电路的工作不同，在基于2T2R的电路中成功实现了该电路，并将物理面积减少了78%。这些优化后的电路在电路复杂度和面积效率方面有利于实现高效计算。

图4. 基于3D XNOR阵列的神经元晶体管基BCNN。（a）神经元晶体管基BCNN的加速器架构。（b）BCNN的网络结构，包括四个卷积层、两个池化层和三个全连接层。（c）不同技术的性能比较。

为了演示类脑计算，进一步提出了基于WSe2神经元晶体管的3D XNOR阵列，用于BCNN（图4a）。在卷积神经网络中，滑动过程导致卷积层和全连接层的速度不匹配，造成性能瓶颈。复制3D阵列中的内核以进行并行计算可以有效地解决这个问题。同时，权重限制为-1和+1的二元神经网络可以减少内存使用，并使用逐位XNOR计算来实现乘法累加。图4a的左侧部分显示了神经元晶体管基BCNN的加速器架构。执行堆栈由垂直堆垛的16个执行层组成，每个执行层共享144×16条权重线，其中一个WSe2神经元晶体管用作XNOR门。神经元晶体管基BCNN的网络结构包括四个卷积层、两个池化层和三个全连接层（图4b）。为了验证基于XNOR阵列的网络的性能，使用28 nm CMOS逻辑工艺设计套件进行了SPICE仿真。由于计算性能也高度依赖于技术节点以及技术本身，因此基于同一技术节点的不同技术之间进行公平比较至关重要。28 nm节点中WSe2神经元晶体管的沟道宽度和长度估计为30 nm和100 nm，这与最小尺寸的晶体管相同。本文提出的神经元晶体管基BCNN的计算密度为52.93 TOPS mm-2，功耗为7.31 mW，峰值能量效率为622.35 TOPS W-1，最小面积成本为85,961 μm2（图4c）。与硅基技术相比，神经元晶体管的高效逻辑实现降低了面积成本和功耗。使用3D XNOR阵列架构可以进一步增强效果，缩短数据传输并利用垂直空间进行器件部署。虽然忆阻器也具有3D堆垛的潜力，但需要一个前端选择器来调制忆阻器电导，这使得3D架构变得困难。此外，由于权重通常存储在忆阻器阵列中，内核复制会导致平面方向的面积成本增加，而重新配置权重通常需要耗能的编程，削弱了内存计算的收益。

总结与展望

本文研究表明，通过改变2D沟道材料的极性，可以使用单个神经元晶体管实现XNOR、NOR、OR和AND逻辑门。双极性WSe2神经元晶体管可用于非线性XNOR逻辑门，单极性BP和MoS2可用于线性NOR、OR和AND逻辑门。与传统的硬件实现相比，该神经元晶体管可以将逻辑门的物理面积减少多达90%。为了证明它们在高效计算方面的潜力，使用2T2R结构构建了逻辑半加器和奇偶校验器电路，与采用MoS2基逻辑门的传统设计相比，晶体管资源减少了78%。此外，还提出了一个神经元晶体管基3D XNOR阵列架构构建的BCNN，它可以提供52.9 TOPS mm-2的计算密度、7.3 mW的功耗和622.35 TOPS W-1的能量效率。

文献信息

Logic gates based on neuristors made from two-dimensional materials

(Nat. Electron. , 2021, DOI:10.1038/s41928-021-00591-z)

文献链接：https://www.nature.com/articles/s41928-021-00591-z

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基于2D神经元晶体管的逻辑门

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