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32 层3d v-nand 三星的3D V NAND的堆叠层数由32层提高到48层

发布时间 : 2024-11-24

作者 : 小编

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三星的3D V NAND的堆叠层数由32层提高到48层

Techinsights讨论三星的32层与48层3D V-NAND在结构上的不同

三星己经开始量产它的48层3DVNAND芯片（48层单元栅在一个NAND中串接在一起，称作第三代）应用在SSD中，如SSDT3（mSATA及850EVOV2），NVMeSSD（PM971-NVMe）以及企业级SSD（PM1633a）

在三星最新的48层器件中是采用16个NAND管芯堆叠一起,然后用引线键合技术连结。三星的48层V-NAND器件中集成了512GB存储单元，表示每个NAND芯片是32GB(256GB)。三星的32层(第二代)V-NAND芯片包括10.67GB(85.33GB)。它的第二代与第三代V-NAND有什么不同，不会仅是32层与48层数之间的差异。

TechInsights从单元结构，材料，布局及封装全面进行分析与比较，下面是其中的亮点;

存储器密度及芯片尺寸

图1表示16个48层V-NAND芯片与两个F-Chips封装在一个MCP(multichip package)中,32层V-NAND芯片面积是84.33平方毫米，而48层芯片为99.8平方毫米,如图2所示,表示它的长度更长,面积增加了17.3%。以单位面积的存储器密度计增加到每平方毫米2.57Gb。相比先进制程的2D NAND器件如东芝的15纳米是TLC NAND是1，28Gb/mm平方.

在管芯布局方面的关键不同如下;1),平面NAND存储器阵列的面积,2),位线开关和页缓冲区的面积,3),逻辑及外围电路的面积,及4),增加F芯片。每个管芯有两个区。NAND存储器阵列的面积由48.9平方毫米增加到68.7平方毫米，表示增大40.3%。位线开关电路面积与32层一样，页缓冲区的面积减少20%。逻辑及外围电路面积减少34.8%，换句话说三星大大缩小页缓冲电路与外围电路的面积，可以进一步增加存储器密度及提高管芯的效率。在MCP结构中16芯片堆叠，每个芯片的厚度己由132微米缩减至36微米。

Figure 1. Samsung 48L V-NAND device stacked withsixteen vertically stacked NAND dice and two F-Chips, teardown image(Source: TechInsights)

Figure 2. Comparison die photograph with 32L and 48LV-NAND (Source: TechInsights)

采用Fchip新的结构

在去年ISSCC 2015会上三星提出在NAND闪存MCP中引入嵌入式F Chip结构。总体上SSD的硬件结构是由存储器控制器,NAND闪存及DRAM组成。

.F Chip实现点对点在存储器控制器与F Chip之间的I/O总线的拓扑联结,当在沟道的存根处遭受到不受欢迎的反射时。除此之外,F Chip减少在F Chip到NAND接口的电容负载,通过执行和平均分配在F Chip与NAND之间的两个内部I/O总线。它支持由I/O讯号由存储器，控制器到NAND器件的时间再分配模式。

由于在带异步接口的NAND器件中固有的时序抖动,F Chip同样可减少时间容限。一个F Chip连接8个V NAND芯片,表示在一个16个芯片堆叠结构中嵌入两个F Chip。图3表示在MCP中去除F Chip后的结构图。F Chip包括电路模块,如ROM,DCgenerator,CMD编码器,数据通路,TX/RX及引线键合区。F Chip芯片面积为0.057平方毫米。

Figure 3. F-Chip die removed from Samsung 48L 3DV-NAND MCP (Source: TechInsights)

存储器单元阵列结构与架构

与第二代32层VNAND比较，显然第三代48层VNAND单元结构有更多数量的单元栅，意味着工艺集成具有更大挑战及可控性。硅沟道孔及CSL（common source line）的沟漕付蚀工艺的深宽比分别为约33及26，相比32层V NAND更高。CTF(charge trap flash memory)或者CTL(charge trap layer)通常采用铝基的高k介质阻挡层。

选择晶体管包括SSL( string select line)及GSL(ground select line),dummy gates及bitline strap的设计与上一代一样,但是SEG(silicon epitaxial growth)硅外延的高度减小。32层V NAND器件有三层金属层,而48层V NAND有四层金属层。一个附加的新的金属层(通常称M0)加在CSL/MC层上,可能是为了提高单元设计的效率。

1y nm 2D和48层3D V NAND的成本比较

1y nm 2D平面型NAND,如16nm或15nm MLC/TLC NAND器件，它的存储器单元阵列及外围电路包括well/active/isolation(SA-STI,自对准STI)形或;cell FG/CG及周围栅的形成以及接触与互联(金属和贯孔)形成。显然在2D 平面型 NAND器件制造工艺中需要采用DPT(两次图形曝光),或者QPT(皿次图形曝光),甚至空气栅工艺来作存储器单元阵列中的active,字线及位线的图形。因此在1y nm NAND制造中通常要40-45张掩膜。

另一方面,在32层3D V NAND器件中,采用垂直硅通孔技术( CHT),及20nm的位线 half pitch(用DPT两次图形曝光)需要使用超过50张掩膜,由于反复修整在存储器阵列的边缘要与每个钨接触孔连接的如楼梯状的栅线的图形。而在48层3D V NAND中需要56张掩膜。

尽管48层与32层在存储器结构/材料及单元设计是一样的,但是栅堆叠层数的增加会引起光刻工艺的吞吐量,缺陷及成品率的问题。随着NAND制造商都热切量产48层,64层,96层,甚至128层时提高成品率成为首要任务，以及期望位成本继续呈陡坡的下降。

未来NAND闪存的技术

与3D NAND一样,2D器件的竞争发展也在进行之中。显然2D NAND的尺寸继续缩小可能己达极限,因此主要的NAND供应商如三星，东芝，新帝,美光,英特尔后SK海力士都在攻克3D NAND,通过园柱形沟道把NAND垂直的串在一起。当单元栅堆叠的层数越来越多时,相比2D NAND有望可提供更高的密度，高功能，更高可靠性及更低功耗。时至今日三星的32层及48层3D V NAND及Micron/Intel的32层 3D NAND开始量产供应市场。

东芝,新帝和SK海力士，它们的3D NAND还未量产，比预期的拖长时间。三星领先的32层及48法3D V NAND是基于电荷俘获型闪存(CTF)架构,或者称电荷俘获层(charge trap layer,CTL),采用高k阻挡层及金属栅。CTL是一层非导电层，如氮化硅层，可作为一层绝缘层,它与其它的存储器单元一样,设计用来减少单元与单元的干扰，降低误操作及增加可靠性。

由于3D NAND单元架构对于单元与单元之间的干扰不敏感,因此写入数据速率可大幅提高,功能更佳。编程的步数大幅减少及功耗低。目前48层的3D NAND,相比32层己经非常接近于2D NAND的每位价格曲线。业界正期望未来的64层 3D NAND从价格方面能比过2D NAND。未来3D NAND将继续向64层,96层及128层发展,分析它们的困难在于多晶硅沟道的迁移率,深宽比付蚀，以及缺陷与成品率控制等。

回答开初的问题三星的48层3D V NAND是否仅是垂直的堆叠层数增多？显然不是。除了垂直堆叠层数增加之外,为了提高单元的功能与效率采用多层金属层，新增嵌入式F Chip,并封装在一体，以及减少逻辑与外围电路面积近30%,以及增加芯片效率。是一次十分肯定的3D V NAND集成的进步。

三星3D V-NAND 32层对48层仅仅是垂直层面的扩展？

三星公司已经开始量产其48层（即单NAND内48层单元，属于第三代升级技术）3D V-NAND芯片，预计其将被用于SSD T3（mSATA接口加850 EVO V2）、NVMe SSD（PM971-NVMe）以及企业级SSD（PM1633a）等SSD产品。在各设备当中，将包含大量48层3D V-NAND存储芯片且通过引线键合技术实现彼此堆叠。三星公司在48层3D V-NAND芯片中集成了512 GB存储单元，意味着每个NAND晶片为32 GB容量（256 Gb）。三星的32层（第二代方案）3D V-NAND晶片则为10.67 GB容量（85.33 Gb）。因此，第二代与第三代3D V-NAND设备之间到底存在哪些差别？是否单纯只是将单元层数由32提升到48？

对此，我们对两款设备进行深入剖析，着眼于单元架构、材质、布局以及封装等角度。下面来看分析结论：

存储密度与晶片平面图

图一所示为16 48层3D V-NAND晶片，MCP（即多芯片封装）内包含双F-Chips。48层的裸片效率显然更高。32层3D V-NAND晶片面积为84.3平方毫米，而48层3D V-NAND晶片则为99.8平方毫米，意味着其长度较上代方案提升17.3%（如图二所示）。每单元晶片存储密度则提升至2.57 Gb每平方毫米。而目前最顶级的高密度2D平面NAND设备为东芝的15纳米TLC NAND，具体水平为1.28 Gb每平方毫米。二者之间的最大差异在于：1）平面（NAND存储阵列）区，2）位线开关与页缓冲区，3）逻辑与外围区以及4）加入F-Chips。每块晶片分为两层。NAND存储阵列区由原本的48.9平方毫米增加至68.7平方毫米，提升为40.3%。而位线开关电路则与32层方案保持一致，不过页面缓冲区则缩小了20%。逻辑与外围电路面积减少34.8%。换言之，三星方面大幅削减了页缓冲与周边区面积，从而使其在存储密度与晶片效率方面得到提升。另外，16层堆叠设计中的晶片厚度也由132微米降低至36微米。

图一，三星48层3D V-NAND设备，采用16层垂直堆叠NAND晶片与双F-Chips，拆机图片。

图二，32层与48层3D V-NAND对比。

F-Chip闪亮登场

三星公司在去年的ISSCC2015大会上首公宣布将F-Chip嵌入至其NAND闪存封装当中。总体来讲，SSD硬件架构是由存储控制器、NAND闪存与DRAM所共同构成。

F-Chip负责在存储控制器之间的I/O总线上实现点对点拓扑，另外F-Chip还会对通道内的不必要反射进行缓冲。另外，F-Chip在其与NAND设备之间建立了两套内部I/O总线，从而降低F-Chip到NAND接口的容量负载。另外，其支持再定时模式，旨在从存储控制器中将I/O信号传输至NAND设备。

再有，F-Chip亦改善了NAND设备与异步接口中出现的时序容限所引发的定时不稳状况。单一F-Chip接入八块V-NAND晶片，意味着双F-Chips可嵌入至16晶片封装内。图三所示为从MCP中分离出来的F-Chip，其中包含ROM、DC发电、CMD译码器、数据路径、TX/RX以及引线接合盘等电路元件。F-Chip晶片面积为0.057平方毫米。

图三，从三星48层3D V-NAND MCP中拆分出来的F-Chip晶片。

存储单元阵列结构与架构

相较于第二代32层3D V-NAND，第三代48层3D V-NAND单元结构拥有更高单元门数量，这意味着进程整合所带来的要求与控制性将更具挑战。硅通孔与CSL（即公共源线）沟槽蚀刻工艺的长宽比约为33比26，高于32层3D V-NAND设备。另外其采用基于铝质材料的高k介质电阻挡层以及CTF（电荷捕获闪存存储）或者CTL（电荷捕获层）。

选择晶体管则包括SSL（串选择线）与GSL（接地选择线），拟栅极与位线带设计与上代方案保持一致，不过SEG（硅外延延伸）高度则得以削减。32层3D V-NAND设备拥有三金属层，而48层3D V-NAND则拥有四金属层。额外的这一金属层（通常被称为M0）被添加至CSL/MC层上，这可能是为了进一步提升单元设计效率。

成本考量：1y纳米2D与48层3D V-NAND

对于16纳米或15纳米的1y级别MLC/TLC NAND设备，其制程整合在存储单元阵列与周边区域之上，包括阱/活动/隔离（SA-STI，自对准STI）形式；单元FG/CG与外围门形式；以及接触与互连（金属与通孔）形式。当然，DPT（双图案化技术）或者QPT（四图案化技术）等图案化方案以及气隙制程实现活动、字线与位线模式的作法也存在于2D平面NAND产品的制造流程当中。对于1y纳米级别的2D平面NAND设备，NAND制造商往往会使用40到45个掩模层，意味着其需要40到45次光刻步骤才能将设备集成在硅晶圆之上。

另一方面，32层3D V-NAND设备则采用垂直硅通孔技术（简称CHT）与20纳米位线半间距（配合DPT），意味着其需要50层掩模以反复调整具体图案，从而保证存储阵列周边位置的通孔能够使各层确切连接。尽管48层3D V-NAND的存储单元结构/材质与单元设计同32层3D V-NAND一样，但更高的门堆叠数量与蚀刻步骤会给吞吐量、良品率及产量控制带来难题。随着各大主流NAND厂商积极投入于48层、64层、96层甚至是128层3D NAND产品制造并持续提升产量，相信NAND存储方案的使用成本将通过3D NAND架构的规模扩展而不断降低。

未来NAND闪存存储技术

相信未来几年中，2D设备将与3D NAND并行存在。然而，2D NAND的制程工艺已经基本达到了极限，且三星、东芝、SanDisk、美光、英特尔以及SK-海力士等主流厂商都开始探索利用通孔机制将多层NAND构成3D形式。一旦可堆叠的单元门数量进一步提升，则有望带来更高存储密度、更强性能、更理想的可靠性以及更低功率水平。截至目前，三星32层与48层3D V-NAND产品与美光/英特尔32层3D NAND产品已经正式投放商业市场。

东芝、SanDisk与SK-海力士的3D NAND设备尚未全面发布，意味着其在迈入3D NAND主流厂商的道路上显得有些迟钝。三星公司的顶级32层与48层3D V-NAND设备基于电荷捕捉闪存（简称CTF）存储架构（或者电荷捕捉层，简称CTL），配备有高k介质阻挡层与金属门。CTL属于非导电层，采用氮化物等材质充当绝缘体，并配合其它存储单元功能以降低单元之间的干扰，从而控制错误数量并提升可靠性。由于 3D V-NAND单元对单元间干扰并不敏感，因此能够显著提升数据写入速度，从而带来更理想的性能。其制程步骤数量已经大大降低，且功耗水平也因此得到有效控制。48层3D NAND在使用成本曲线上较32层方案更接近2D闪存。而未来几年内可能陆续推出的64层、96层甚至是128层3D NAND则可能受到多晶硅沟槽迁移率、光蚀刻加工能力以及良品率/产量控制等因素的影响而导致产能不高。

那么现在让我们回归最初的疑问：三星48层3D V-NAND是否只是对32层方案的单纯垂直扩展？答案是否定的。除了垂直扩展，新一代技术还提升了单元性能效率，嵌入F-Chip并将逻辑与周边区面积降低30%以上，同时添加新的金属层以提升晶片效率。很明显，3D V-NAND已经开始全面迎来成熟期。

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