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nand flsh层次分析你了解FLASH吗？

发布时间 : 2024-11-23

作者 : 小编

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你了解FLASH吗？

@人人能科普，处处有新知FLASH的发展历史FLASH闪存是是一种非易失性（ Non-Volatile ）内存，其名字有闪耀，闪烁的意思，也体现了其读写快速的特点，“读写过程一闪而过”。

首先简单介绍一下FLASH的发展过程。

1.在计算机的发展初期,BIOS都存放在ROM(Read Only Memory,只读存储器)中。ROM内部的资料是在ROM的制造工序中,在工厂里用特殊的方法被烧录进去的,其中的内容只能读不能改,一旦烧录进去,就不能再作任何修改。并且由于ROM是在生产线上生产的,成本高,一般只用在大批量应用的场合。

2.由于ROM制造和升级的不便,后来人们发明了PROM(Programmable ROM,可编程ROM)。用户可以用专用的编程器将自己的资料写入,但是这种机会只有一次,一旦写入后也无法修改。并且其成本比ROM还高,而且写入资料的速度比ROM的速度要慢,一般只适用于少量需求的场合或是ROM量产前的验证。

3.EPROM(Erasable Programmable ROM,可擦除可编程ROM)芯片可重复擦除和写入,解决了ROM、PROM芯片只能写入一次的弊端。EPROM芯片可以重复的擦除和写入，但是EPROM的擦除和写入都需要专用的擦除器和编程器。

4.后来针对EPROM擦除写入必须使用专用设备的弊端，出现了EEPROM(Electrically Erasable Programmable ROM,电可擦除可编程ROM)。EEPROM的擦除不需要借助于其它设备,它是以电子信号来修改其内容的,而且是以Byte为最小修改单位,不必将资料全部洗掉才能写入,彻底摆脱了EPROM Eraser和编程器的束缚。

5.FLASH ROM在使用上很类似EEPROM,因此,有些书籍上便把FLASH ROM作为EEPROM的一种，这可以称为广义EEPROM，而狭义的EEPROM则将二者分开。事实上,二者还是有差别的。FLASH ROM在擦除时,也要执行专用的刷新程序,但是在删除资料时,并非以Byte为基本单位,而是以Sector(又称Block)为最小单位,Sector的大小随厂商的不同而有所不同;只有在写入时,才以Byte为最小单位写入; FLASH ROM的存储容量普遍大于EEPROM。

FLASH的一些基本概念。

完整的FLASH芯片称为device一个device可能包含1个或多个die（LUN），die是具备完整flash芯片功能的模块，对比含1个die的device，区别在于没有封装的就是die，封装后的就是device。Die内可以含多个plane，每个plane具备独立的读、写、擦除功能，但多个plane可以公用控制逻辑寄存器，即在die内，可以同时对多个plane进行相同的操作Plane下最小擦除单元就是block，一个block包含多个page，所有串在同样BL下的page组成一个block。

Page是能够执行编程和读操作的最小单元，同一根WL上的所有数据即page，WL即page.Cell是Page中的最小操作擦写读单元，对应一个浮栅晶体管，可以存储1bit或多bit数据。

FLASH层次结构图

根据FLASH内部存储结构划分，可以将FLASH划分为两类：NOR型和NAND型。Intel于1988年首先开发出NOR Flash 技术，彻底改变了原先由EPROM（Erasable Programmable Read-Only-Memory电可编程序只读存储器）和EEPROM（电可擦只读存储器Electrically Erasable Programmable Read - Only Memory）一统天下的局面。紧接着，1989年，东芝公司发表了NAND Flash 结构，强调降低每比特的成本，有更高的性能，并且像磁盘一样可以通过接口轻松升级。

从字面意思理解，NOR就是NOT OR，就是或非门，因为对于NOR型FLASH来说，只有当字线和位线都为低时，对应的存储单元的数据才是高。

NAND就是NOT AND，就是与非门，因为只有当字线都为高时，位线才为低。对于什么是位线，什么是字线，请看下面两张图，

WORD对应的就是字线，Bit对应的就是位线。

NOR FLASH结构示意

NAND FLASH结构示意

对于FLASH的操作一般分为读、写、擦除，NOR和NAND型FLASH的操作方式上也是有所差异的。NOR型FLASH，采用的是沟道热电子注入（CHE）的方式来写入数据，F-N隧穿效应来擦除数据。而NAND型FLASH，写入和擦除都是利用F-N隧穿效应来实现的。

F-N隧穿效应涉及到很高深的量子理论，不过这个效应很早就被人发现了，是在1957年被日本人发现的。

NOR FLASH和NAND FLASH由于它们不同的存储结构，也表现出了很多不同的特点：

1、容量和成本NOR FLASH在1～4MB的小容量时具有很高的成本效益NAND FLASH 在大容量场合单位容量成本低

2、性能差别NOR 擦除和写入慢，读取快，可以直接运行代码，NAND 擦除和写入快，读取慢，需要将程序先读入RAM再执行。

3、接口差别nor flash 的接口和RAM一样，而 nand flash 是使用I/O口来串行地存取数据。

4、易用性nor flash可以直接地使用基于 nor flash 地内存，可以直接在上面运行代码而使用 nand flash需要先写入驱动程序，还要将程序先读入RAM再执行。

5、耐用性在nand flash内存中的每个块的最大擦除写次数是100万次，而nor flash 的擦写次数是10万次。

6、主要用途两者的差异也就决定了它们的使用范围的不同，在BIOS、穿戴设备、汽车电子等不需要频繁擦除写入，并且容量要求低的场合，多使用NOR FLASH。而在人们常用的U盘、一些工业设备如PLC、HMI等，则一般使用NAND FLASH。综上，可以将二者的差异汇总为如下表格。

两大存储巨头眼里的3D NAND FLASH未来

来源：内容由半导体行业观察（ID：icbank）编译自tomshardware，谢谢。

5月15日至18日，半导体存储器国际会议International Memory Workshop 2022（IMW2022）在德国德累斯顿隆重召开。在本届会议中，共收取了论文43篇，接受口头报告16篇，但其接受率为37%。这些论文设计的范围包括Flash 、EEPROM、MRAM 、RRAM 为 11%，PCM、Special Technology 和NVM应用。

在这里，我们来总结一下本届会议上存储巨头的一些观点和看法。

美光：3D NAND继续往多层次发展

从2016年左右开始，因为二维设计不能满足其不断增加的小型化需求，NAND Flash走向了三维。之后，为了提高内存密度，各家公司都在认真增加三维堆栈的数量。例如，美光比其他任何厂商都更早地开始生产 32 层、64 层、96 层、128 层和 176 层。

此外，在 2022 年 5 月 13 日，就在 IMW2022 召开之前，有消息称美光将从 2022 年下半年开始生产 232 层 3D NAND。这个 232 层的 3D NAND 是一个 116 层NAND的两层堆栈。采用了所谓的CMOS Under Array（CUA）结构，在存储器阵列的底部形成CMOS电路。

虽然增加堆栈数量以提高 3D NAND 的存储密度的方法很简单，但存在很多问题，例如打开高纵横比（AR）的存储孔并将其嵌入。因此，美光提出通过在平面方向，即XY方向上对存储单元进行缩放，以及依靠堆叠层数的增加来提高存储密度。

下午是存储单元阵列的平面图。一个称为柱子的小圆圈上下贯穿阵列堆栈。围绕柱子的字线 (WL) 充当存储器件的栅极。即柱与WL的交叉点形成存储装置的存储单元。该单元以不同的阈值电压 (Vt) 水平存储二进制数据。

WL之间的间隙称为狭缝，这是形成存储单元阵列所必需的结构。这是因为在 3D NAND 中，牺牲 WL 材料的去除和金属栅极的形成是通过狭缝进行的。

对于具有这种结构的存储单元，有两种 XY 缩放方法。一是减小狭缝宽度，二是密集排列柱子。这种方法称为支柱间距缩放。

从上图还可以看到，当狭缝之间的柱的数量增加到4柱、9柱、14柱和24柱时的存储单元的平面图。当狭缝之间的柱子数量超过 14 时，缩放收益开始减少。因此，可以看出，一味地进行柱间距缩放是不够的。

因此我们可以得出结论，有两种方法可以提高 3D NAND 的存储密度。一种是在垂直方向上堆叠存储单元。另一种是在XY方向上缩放存储单元。

前者对高AR孔的加工和上下级孔的对位难度逐年增加。而后者则是缓解存储器单元在垂直方向的指数堆叠的利器。

但是，如果继续XY方向的微细化，则CMOS的小型化将继续，例如，可以将FinFET用于晶体管，或者可以将EUV应用于精细布线。这些不能轻易采用，因为它们会导致内存成本飙升。

因此，当在 XY 方向缩放时，有必要想办法减少每比特的 CMOS 电路，以避免使用 FinFET 和 EUV 等昂贵的工艺。

综上所述，垂直堆叠、XY方向缩放、CMOS电路每比特减少这三种方法对于未来3D NAND的高密度化具有重要意义。

铠侠：液氮温度下的3D NAND演示实验

数据中心发热已成为全球性问题。因此，出现了浸入式服务器。这也就是我对 Kioxia 的公告感到惊讶的原因，因为他们通过将 3D NAND 浸入绝对温度为 77K 的液氮中来展示其操作。

铠侠在 2019 年的 IEDM 上报告称，它通过将 3D NAND 存储单元分成两部分来运行 5 位/单元（Penta Level Cell (PLC)）。2021 年 12 月，铠侠在 IEEE Journal on Exploratory Solid-State Computational Devices and Circuits上通过将 3D NAND 浸入液氮中成功实现了 6 位/单元操作，并已经完成相关操作。

这一次，铠侠的目标是通过将3D NAND浸入液氮中，并将3D NAND的沟道从多晶硅改为单晶硅，进一步提高价值。下图左侧显示了本次使用的单晶硅沟道的3D NAND结构，下图右侧则显示了实验设置。

首先，3D NAND的读取噪声结果如图所示。如果将多晶硅沟道在室温300K的读取噪声标准化为“1”，只需将其浸入77K的液氮中即可将噪声降低至70%，室温300K时噪声为60%在单晶通道中，当单晶沟道浸入液氮77K时，噪声降低到40%以下。

接着，数据保持特性的实验结果如图所示。发现在 77K 的液氮温度下，由于电荷损失导致的 Vth 偏移小于在 300K 的室温下。还发现多晶硅和单晶硅在液氮温度为 77 K 时没有区别。

然后，将单晶沟道的3D NAND浸入液氮中运行，成功实现7bit/cell。

铠侠将5-bit/cell称之为Penta Level Cell (PLC)。6 位/单元会是 Hexa Level Cel (HLC) 吗？而7 bits/cell就是Hepta Level Cell (HLC)，但是缩写是6 bits/cell和7 bits/cell是一样的。我们应该如何区分？

就算能做到 7 bits/cell，但用液氮冷却 3D NAND 可能成本会很高（我也是这么认为的）。为此，铠侠对成本进行了估算，如图所示。