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nand门功率 GaN CMOS集成电路的开发

发布时间 : 2024-11-24

作者 : 小编

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GaN CMOS集成电路的开发

利用具有p-GaN栅极的功率HEMT平台形成逻辑电路，为释放GaN集成的全部潜力迈出了重要的一步。（数据来源：PAPER BY ZHEYANGZHENG, LI ZHANG AND KEVIN CHEN FROM THE HONG KONG UNIVERSITY OF SCIENCE ANDTECHNOLOGY）

CMOS技术继续在超大规模和混合信号IC中占主导地位。在这些形式的电路中，CMOS在过去四十年中一直占据主导地位，这要归功于它在最节能的电路拓扑列表中的排名。每当在其它半导体材料中探索新的电子器件时，人们都在寻找互补器件，看看是否能带来优于硅CMOS的后续产品。然而，这样的追求往往充满障碍，GaN提供了一个典型的例子。

这种宽带隙半导体具有形成高迁移率二维电子气（2DEG）通道的固有能力，具有许多吸引人的特性。这推动了n沟道GaN HEMT在5G基站中的广泛部署，以及用于移动设备的超小型电源适配器和电源。在短期内，肯定会出现更令人兴奋的应用，这些应用耗电巨大，但对电源的超紧凑性提出了要求。这将为GaN创造一个可观的市场。然而，在GaN CMOS方面仍有很多工作要做。由于实现p沟道FET的材料特性不理想，以及缺乏刺激发展的必要应用，这些努力受到了阻碍。

图1. 要充分发挥氮化镓在电力电子领域的潜力，一个有吸引力的方法是将整个功率转换系统集成到单片上。（a）描述了一个基于GaN的智能功率平台。（b）举例说明，当逻辑反相器由基于n-FET的拓扑构成时，例如直接耦合FET逻辑（DCFL），当栅极具有显著的静态功耗时，将存在一个逻辑状态。相反，使用CMOS拓扑可以保证在两种状态下抑制静态功耗；（c）是p-GaN栅极功率HEMT平台上可用组件的横截面图。芯片上的CMOS逻辑将被引入这个平台。

p沟道器件的部分问题是GaN中的空穴迁移率非常低。它通常仅为20cm2 V-1s-1，而2DEG沟道中的电子迁移率约为2000cm2V-1 s-1。如此低的值降低了许多研究人员的兴趣。此外，功率放大器和功率开关中似乎不需要GaN CMOS。GaN HEMT倾向于充当功能强大的分立器件，通常包含非常大的栅极宽度，用于调节高电流和处理高功率。因此，尽管GaN HEMT发展迅速，但GaN p-FET器件却很少，与CMOS逻辑反相器相关的工作更为罕见。

图2. GaN CMOS逻辑反相器具有令人印象深刻的准静态性能，包括轨对轨操作、VDD自适应和良好的过渡阈值、显著抑制的静态功耗、宽的噪声裕度和高的热稳定性。

现在情况已经开始改变。随着GaN功率HEMT的深入发展，外围电路开始成为整个功率转换系统不可忽视的性能限制因素。寄生电感是最不受欢迎但不可避免的问题——它们是由功率HEMT和其它片外功能块（如栅极驱动器和其它传感模块）之间的互连引起的。这阻碍了向更高工作频率的持续推进，这些电感正在损害GaN HEMT的优越性。一个很有希望的解决方案是单片集成——也就是说，在GaN HEMT的同一芯片上部署尽可能多的外围设备。

香港科技大学的团队多年来一直在开发集成的GaN技术。这类器件的平面结构本质上有利于高密度单片集成（见图1）。早在2009年，该团队就提出了“GaN智能功率系统”的概念，自那以后，其与学术界和工业界的同事合作，不断推进这项技术。随着越来越多的功能块被展示出来，整个系统变得越来越复杂，逻辑电路的使用也有了显著增加。事实上，正是这些逻辑电路使功率系统“更智能”和更聪明。对于GaN，逻辑电路仍然仅由n沟道FET构成。因此，随着逻辑门数量的增加，功耗已成为一个问题。正是这种状况阻碍了20世纪70年代末硅基集成电路的发展。当时，NMOS逻辑电路消耗了太多的功率，因此产生了CMOS。

考虑到潜在的受益者，该团队想开发GaNCMOS。由于空穴的流动性较低，这项技术永远不会应用于尖端超高速/低功耗逻辑IC中。然而，由于其高能效，它可以为电力电子等特定应用提供片上逻辑服务。我们还对p-GaN外延层能给我们带来多大的好处感兴趣。p-GaN栅极功率HEMT技术是商用GaN电力电子器件的主要平台。

GaN CMOS

使用商用p-GaN栅极HEMT外延结构来生产GaN CMOS IC有三个直接的好处。首先，这可以直接与功率HEMT集成。考虑到与高能效外围逻辑门与功率开关的单片集成相关的商业机会，这是最受欢迎的。其次，由于该平台上功率HEMT技术的成熟，用于CMOS IC的GaNn-FET自然已经准备就绪。从功率转移到CMOS所需的只是对物理布局进行一些简单的更改，因为两种应用的n-FET具有完全相同的器件结构和制造步骤。第三，p-GaN层设计用于耗尽下方的2DEG通道，只有移除上方的p-GaN层才能恢复。这使得p信道和n信道能够自然地去耦合，从而抑制串扰。

利用商用p-GaN栅极HEMT平台，该团队已经制造了一系列基本CMOS逻辑门。它们包括反相器，它清楚地显示了几乎所有期望的“CMOS特性”，例如：轨到轨输出；自适应地改变过渡阈值，大致跟随电源电压（VDD）的一半；大幅抑制静电；非常高的电压增益；以及广阔的噪音范围。更重要的是，由于使用了宽带隙材料，该CMOS逻辑反相器表现出令人满意的热稳定性（见图2）。当考虑静态特性时，所提出的GaN CMOS反相器几乎是完美的。

图3. 科大展示了一系列采用GaNCMOS的基本逻辑门。此图显示了它们的照片、电路图和亚兆赫频率的工作波形。

该团队还演示了NAND门、NOR门和传输门。这三款产品都有轨对轨输出，并在兆赫级频率下提供正确的功能（见图3）。通过演示这个逻辑门系列，我们已经证明，在理论上，任何逻辑功能的基本构建块都可以很容易地设计和实现。从这个基础上，我们已经表明，通过以某种方式级联这些块以形成更复杂的逻辑电路，可以构造多级逻辑电路，例如以亚兆赫频率振荡的单片15级环形振荡器（见图4）。

图4. 多级GaN CMOS逻辑集成电路演示。香港科技大学的团队以一个由GaN CMOS逻辑反相器组成的15级环形振荡器为例，展示了它的振荡波形和功率谱。

实现增强型p-FETs

实现GaN CMOS集成电路的关键是在选定的平台上生产出令人满意的GaN p-FET。利用商用p-GaN栅极HEMT外延结构，可以享受可观的好处，但它们有严格的限制。例如，为了确保功率HEMT的充分增强模式操作，p-GaN必须是重掺杂且足够厚，以防止在高栅极偏置下击穿。

在设计中加入凹槽是很重要的。否则，p-GaN的厚度和掺杂量将永远不会被栅极耗尽，因为电场将变得非常高，并引发灾难性的击穿。只移除一部分p-GaN（例如，通过仍然保留30nm的p-GaN），就可以用正栅极电压关闭通道。以这种方式操作，p-FET可在耗尽模式下工作。

然而，这需要对设计进行更重大的修改，以形成增强型FET，这对于实现具有真正“类似CMOS”行为（尤其是在静态下完全抑制功耗）的IC是强制性的。一种选择是进一步疏导沟道。然而，虽然这将驱动器件进入增强模式，但这是以显著降低通态电流为代价的，因为电流传导通道太薄。然而，更令人担忧的是，被蚀刻的p-GaN表面质量差，这会给非常薄的p-沟道中的空穴带来强散射。

图5. 在p-GaN栅HEMT平台上实现增强模式p-FET的方法。一种选择是逐渐缩小选通区域，以驱动器件从常开模式转换为耗尽模式，然后再转换为增强模式。然而，侵蚀性蚀刻将显著降低通态电流。科大的团队采取了一种不同的方法，采用“中度门凹+氧等离子体处理（OPT）”来实现增强模式操作，同时保持合理的导通电流。

通过采用一种新的方法来解决这个难题，该团队在实现增强模式操作的同时保持了合理的通态电流密度。这是通过一种结构来实现的，该结构将适度的凹陷与对凹陷的p-GaN表面进行氧等离子体处理相结合。通过这种方法，该团队以“更温和”的方式实现了增强模式操作（参见图5了解该团队的器件与传统替代器件之间的比较）。该团队使用氧等离子体处理将保留的p-GaN顶层转化为无空穴，从而促进埋在下面的p-沟道的耗尽。p-GaN中出现的氧可能作为弱施主，电离电子与空穴重新结合，或者它可以形成镁-氧络合物，直接钝化镁受体（见图6）。

图6. 利用氧等离子体处理形成的嵌入沟道GaN p-FET的工作原理和器件性能。（a）显示了关断状态（VGS=0V）和开通状态（VGS<VTH）的能带图；（b）和（c）概念上展示了氧等离子体处理可以将p-GaN表面转化为无空穴的可能机制。（b）表明氧作为施主电离电子以补偿空穴。（c）表明氧形成镁氧络合物，直接钝化受体。（d）和（e）分别绘制p-FET的传输和输出特性。p-FET具有严格的增强模式操作、合理的通态电流密度和高的通断比。

在负栅偏压下工作时，该增强型FET中的空穴可以恢复到嵌入的p沟道。这保持了高空穴迁移率，因为它通过氧等离子体处理的区域与氧化物和p-GaN之间的等离子体蚀刻界面分离。由于这一点，嵌入沟道GaN p-FET表现出良好的电气特性。阈值电压为负，通态电流密度合理，超过6mA/mm。总的来说，开/关状态电流比可以达到七个数量级。我们认为，良好抑制的断态漏电流可归因于以下组合：保证极低栅极泄漏的绝缘栅极结构；严格的增强模式操作，确保通道完全耗尽；以及基于氟离子的平面隔离技术，消除有害的泄漏侧壁。

尽管仍有许多进一步优化的空间，但这种基于商业平台的p-FET所提供的性能已经令人印象深刻，并表明在这个平台上开发CMOS IC是非常可行的。在此基础上，有动机构建CMOS IC，并生产出第一个GaN CMOS IC系列。

性能预测

评估GaN CMOS的潜力和实用性有两个方面。一个是考虑到与材料性能和制造能力相关的限制，其运行速度的限制，另一个是用CMOS逻辑替换基于n-FET的逻辑所带来的节能程度。

目前，为基于仿真研究建立的电路模型并不实用，因为目前可用的器件尚未得到充分优化。因此，为了评估GaN CMOS的潜力，进行了合理的简化分析。分析表明，GaN CMOS的工作速度将很好地满足GaN基功率系统的要求，并且正如预期的那样，GaN CMOS能够在感兴趣的频率范围内显著降低功率损耗。

考虑到电子和空穴的迁移率之间的巨大不匹配，导致n-FET和p-FET的电流密度相差两个数量级（见图7（A）），其运行速度可能会令人惊讶。因此，GaN CMOS逻辑门不可避免地表现出不对称的上升沿和下降沿。然而，平均延迟时间决定了电路的速度。

图7. n-FET和p-FET在p-GaN栅平台上的性能决定了电路级传输延迟的优化。（a）考虑到电子和空穴之间的显著迁移率失配，n-FET和p-FET的电流密度相差两个数量级。（b）随着器件比β的增加，平均传输延迟先下降后上升。因此，β有一个最佳值，它大约是迁移率平方根的倒数。（c）减少栅极长度可以以二次方式减少延迟。总体而言，可以实现GaN CMOS逻辑门的亚纳秒延迟，这可以满足当前基于GaN的功率转换系统的要求。

在电路层面，重要的是优化p-FET和n-FET之间的器件比率。当空穴迁移率为20cm2 V-1s-1时，使用0.5µm的栅极长度可以实现小于50ps的最佳延迟时间（见图7（b））——这足够快。

图8. 通过用CMOS逻辑电路代替DCFL逻辑电路，由于CMOS电路中的静态功耗（Pstc）可以忽略不计，逻辑块引起的功耗将大大降低。（a）结果表明，对于CMOS逻辑门而言，主要的功耗元件由击穿电流（Psh-th）和电容充放电电流（Pcap）贡献。两者都出现在过渡态，因此总功耗（Ptot）随着频率的增加而增加。（b）显示对于DCFL逻辑门，主要组件是Pstc（在这种情况下，Psh-th包含在Pstc中）。（c）结果表明，当开关频率低于100Mhz时，CMOS电路的功耗明显低于DCFL电路。

从能量效率的角度来看，CMOS无疑优于基于n-FET的逻辑，例如DCFL，它是直接耦合FET逻辑的缩写（见图8）。在CMOS电路中，静态功耗可以忽略不计，功耗主要来自击穿电流和过渡状态下电容的充放电。但对于DCFL电路，静态功耗占主导地位。还请注意，随着工作频率的增加，GaN CMOS的功耗也会增加。然而，尽管存在这些问题，但在功率系统的相关频率范围内（其典型工作频率范围为100kHz至10MHz），CMOS具有显著降低功率损耗的潜力。

面向实际应用

基于与材料性能和制造相关的限制，相信GaN CMOS在用于功率集成时将提供有前途的性能。为了便于实际应用，除了需要大幅缩小尺寸和优化工艺以提高p-FET的电流密度外，还有另一个关键问题：检查并提高器件和电路级别的稳定性。在这个成熟的平台上，毫不奇怪n-FET的稳定性和可靠性已经得到了实质性的研究和增强。所以我们需要关注的是p-FET。

缓解p-FET内强散射的一个选择是使用氧等离子体处理将导电沟道与麻烦的蚀刻界面分离。然而，缺点是蚀刻界面的质量低于标准。由于这一弱点，当施加大的栅极偏置时，穿过器件的空穴被困在接口处，导致阈值电压的变化。

该团队用两步策略解决这个问题。第一步是用SiNx取代Al2O3栅介质。由于后者以II型方式与GaN对齐，因此对GaN中的空穴没有障碍。根据无序诱导的能隙态模型（通常可以描述GaN和氧化物之间的界面），在前者结构的能带边缘附近有一个可观的陷阱密度。切换到SiNx引入了空穴抽空器，自动消除价带边缘附近的高密度空穴陷阱。其结果是防止在高度负的栅极偏置下阈值电压的连续偏移（见图9（a）和（b））。

图9. 未优化的栅极堆栈导致双扫传输曲线中出现明显的迟滞回线。阈值电压（VTH）中的不稳定性很可能是由有问题的电介质/p-GaN界面引起的。利用这种p-FET的掩埋沟道结构，科大的研究小组用SiNx取代了Al2O3，SiNx对GaN没有空穴阻挡，并发现高负VG引起的VTH偏移已被有效抑制。通过将经OPT处理的p-GaN表面转化为GaON，消除了高密度界面陷阱，最终抑制了由小VG引起的VTH偏移。

然而，这本身并不是一个很好的解决方案，因为仍然存在明显的滞后，这是由于更深的陷阱态与SiNx的带隙一致，因此不容易抽空。为了解决这个问题，在栅堆工程中采取了第二步，将用氧等离子体处理过的区域转化为纳米晶相氧化氮化镓（GaON）。之前，使用GaON来提高p-GaN栅HEMT的栅可靠性。通过这一努力，了解到GaON比经过氧等离子体处理的GaN具有更好的热力学稳定性和更高的材料质量。引入GaON产生了深远的影响，完全消除了滞后现象（见图9（c））。

该设计的交错栅堆栈不同于传统的金属-绝缘体-半导体堆栈。在上述例子中，当器件处于开通状态时，电介质不提供阻挡载流子的屏障。因此，需要一个嵌入沟道结构。在导通状态下工作时，沟道中的空穴受到p-GaN中内置电势的限制，如果栅偏压不超过0，则使栅极泄漏保持在非常低的水平-。然而，SiNx是不可或缺的。在正栅偏压下，有效地阻止了关断状态下的栅极泄漏。它用作分压器，扩大允许的输入摆幅，以适应p-GaN栅极HEMT平台，使用n-FET通常的5-6V电压驱动。

通过上述SiNx/GaON栅极结构，能够将GaN CMOS IC的工作温度提高到400°C（见图10）。对于5V电源，逻辑转换阈值仅在0.4V范围内波动。在该电源电压下，轨到轨输出摆幅保持良好，在400°C时仅略有下降，这是因为泄漏增加，可通过工艺优化进一步抑制。这些结果强调了GaN作为宽禁带半导体的优越性，表明了GaN在极端环境中的可能应用。

图10. 随着p-FET稳定性的提高，GaN CMOS逻辑反相器在高达400°C的温度下表现出显著的热稳定性，过渡阈值仅略有变化，而轨对轨输出保持良好，直到温度达到400°C诱导明显的泄漏。这些结果表明，GaN CMOS是一种非常有前途能在恶劣环境中使用的半导体材料。

该团队在GaN CMOS方面取得了重大进展，展示了系列集成电路，还预测了功率集成电路的性能，并大幅提高了稳定性。该团队希望与行业合作伙伴合作，采取下一步行动，进行缩小器件尺寸、硅兼容工艺开发和产量/均匀性改进。毫无疑问，GaN CMOS正在向实际应用迈进。

三星取得低功率低建立时间的集成时钟门控单元专利，实现低功率低建立时间的集成时钟门控

金融界2024年3月25日消息，据国家知识产权局公告，三星电子株式会社取得一项名为“低功率低建立时间的集成时钟门控单元“，授权公告号CN111355482B，申请日期为2019年11月。

专利摘要显示，公开了一种低功率低建立时间的集成时钟门控(ICG)单元。公开的ICG单元包括：NOR门，被配置为接收使能(E)信号和测试使能(SE)信号，并且输出EN信号。ICG单元可包括：复合门，被配置为接收EN信号和时钟(CK)信号，并且输出锁存使能(ELAT)信号。ICG单元还可包括：NAND门，被配置为接收ELAT信号和CK信号，并且输出反相使能时钟(ECKN)信号。ICG单元还可包括：反相器，被配置为从NAND门接收ECKN信号，并且输出使能时钟(ECK)信号。

本文源自金融界

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