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nand位交换 3D NAND的层数有限制吗？

发布时间 : 2024-11-24

作者 : 小编

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3D NAND的层数有限制吗？

内存供应商正在竞相为 3D NAND 添加更多层，数据爆炸以及对更大容量固态驱动器和更快访问时间的需求推动了3D NAND市场的竞争。

美光已经在完成 232 层 NAND 的订单，而且不甘示弱，SK 海力士宣布将于明年上半年开始量产 238 层 512Gb 三层单元 (TLC) 4D NAND。或许更重要的是，芯片制造商私下表示，他们将利用行业学习为目前正在开发的 3D-IC 堆叠 NAND。

西门子 EDA技术产品经理 Ben Whitehead 表示：“处理器的摩尔定律在过去几年中可以说一直滞后，但对于 NAND 闪存来说，摩尔定律仍然存在并且很好。” “这是一件好事，因为现代计算和网络对快速存储有着无法满足的需求。”

SK 海力士于 2018 年推出了 96 层 NAND 的 4D 命名法。尽管有这个名字，但该公司并未在四维空间中创建其产品或模仿 tesseract 立方体。但这个词也不完全是营销噱头，它是 3D 架构变体的商品名。

“对于 DRAM，大约需要 10 或 15 年的研发才能取得成果，但对于 3D NAND，发展速度非常快。当你想到通常的开发速度时，你会感到惊讶，”新思科技研发总监林西伟说。“除了技术本身，它还是一款杀手级应用。苹果是第一个放入闪存来存储数据的。今天，我们买 iPhone 还是看内存有多少，而且都是闪存。从那里开始，大数据、人工智能和分析需要高性能计算。闪存正在填补硬盘驱动器和 RAM 内存之间的这一关键延迟差距。由于功耗、外形尺寸和密度成本，你可以看到应用程序，尤其是在数据中心、分析和游戏领域。”

演变与革命

回顾 2D NAND，它具有平面架构，浮栅 (FG) 和外围电路彼此相邻。2007 年，随着 2D NAND 达到其规模极限，东芝提出了 3D NAND 结构。

三星在 2013 年率先推出了其所谓的“V-NAND”。

3D 设计引入了多晶硅和二氧化硅的交替层，并将浮栅交换为电荷陷阱闪存 (CTF)。这些区别既有技术上的，也有经济上的。FG 将存储器存储在导电层中，而 CTF 将电荷“捕获”在电介质层中。由于制造成本降低，CTF 设计很快成为首选，但肯定不是唯一的。

IBM 研究员 Roman Pletka 指出：“尽管所有制造商都转向电荷陷阱单元架构，但我预计传统的浮栅单元在未来仍将发挥不可忽视的作用，尤其是对于容量或保留敏感的用例。”

海力士表示，尽管有摩天大楼式堆叠的创新，但第一代 3D NAND 设计将外围电路保留在一边。

最终，3D NAND 供应商将外围电路移至 CTF 之下。在 SK 海力士的术语中，它现在是 Periphery Under Cell (PUC) 层。一方面，说“4D NAND”比 CTF/PUC NAND 更短更酷。另一方面，最终这是 3D NAND 的另一种变体，每单位的单元面积更小。用于更小尺寸的类似设计有不同的商品名称，例如美光的 CMOS under Array (CuA)。

图 1：SK 海力士对 4D NAND 的解释。

来源：SK 海力士全球新闻编辑室。

图 2：外围电路是 4D NAND 的底层。

来源：SK 海力士全球新闻编辑室。

美光本身在 2022 年 7 月下旬宣布了 232 层 NAND，该产品正在生产中，从而获得了宣传的权利。根据该公司的新闻稿，美光表示，其 232 层 NAND 是存储创新的分水岭，首次证明了在生产中将 3D NAND 扩展到 200 层以上的能力。

“添加这些层的主要作用是增加容量，因为每个人都在寻找更多的 SSD 容量，”Cadence产品营销集团总监 Marc Greenberg 说。“因此，添加更多层基本上意味着可以在单一封装中存储更多千兆字节，并在单一类型的多层 3D NAND 组件上进行存储。添加所有这些层及其背后的技术是一种容量游戏。”

美光还声称拥有业界最快的 NAND I/O 速度 2.4 Gbps，与上一代相比，写入带宽提高了 100%，每个芯片的读取带宽提高了 75% 以上。此外，232 层 NAND 包含六平面 TLC 生产 NAND，美光表示这是所有 TLC 闪存中每个芯片最多的平面，并且能够在每个平面上独立读取能力。

据行业分析师称，这可能是该公告中最令人印象深刻的部分。由于有六个平面，这个芯片可以表现得好像它是六个不同的芯片。

图 3：美光的 232 层 NAND。来源：美光

中国的公司在232 层 3D NAND 模块好像也有进展。

制造：优势与挑战

在去年的 IEEE IEDM 论坛上，三星的 Kinam Kim 发表了一个主题演讲，他预测到 2030 年将有 1000 层闪存。这听起来可能令人头晕目眩，但这并不是完全的科幻小说。“与 NAND 闪存的历史趋势线相比，这已经放缓了，”imec 存储存储器项目总监 Maarten Rosmeulen 说。“如果你看看其他公司，比如美光或西部数据，他们在公开声明中提出的内容，他们甚至比这还要慢。不同的制造商之间也存在一些差异——似乎他们正在延长路线图，让它放慢速度。我们相信这是因为保持空间运转需要非常高的投资。”

尽管如此，竞争风险仍然足够高，以至于这些投资是不可避免的。“主要的前进方向，主要的乘数，是向堆栈添加更多的层，”Rosmeulen 说。“进行 XY 缩小和缩小内存孔的空间非常小。这很难做到。也许他们会在这里或那里挤压几个百分点，把孔放在一起，孔之间的缝隙更少，诸如此类。但这并不是最大的收获。如果你能继续堆叠更多的层，密度只能以目前的速度显著提高。”

图 4：NAND 制造中的 3D 步骤。来源：客观分析

进一步堆叠似乎是合理的，除了整个过程的核心不可避免的问题。

“主要挑战在于蚀刻，因为必须蚀刻具有非常高纵横比的非常深的孔，”Rosmeulen 说。“如果你看看上一代有 128 层，这是一个大约 6、7 或 8 微米深的孔，只有大约 120 纳米的直径，极高的纵横比。蚀刻技术有进步，可以一次性蚀刻更深的孔，但不会更快。您无法提高蚀刻速度。因此，如果工艺流程以沉积和蚀刻为主，而这些工艺步骤并没有提高成本效率，那么添加更多层对于降低成本不再有效。”

蚀刻也只是多个步骤之一。“除了蚀刻之外，你还需要用非常薄的介电层上下均匀地填充这个孔，”Synopsys 的 Lin 说。“通常情况下，由于晶圆的化学性质，沉积几纳米的层并不容易。在这里，他们必须一路向下才能填满。有亚原子层沉积方法，但它仍然具有挑战性。另一个大挑战是压力。如果你建立了如此多的层，这些层会经历一些蚀刻/沉积/清洁/热循环，这可能会导致局部和全局压力。在局部，因为在钻孔后，需要在整个堆栈中切出一个非常深的沟槽。它变成了一个非常高的摩天大楼，摇摇欲坠。如果开始进行一些洗涤或其他过程，很多事情都可能导致两座摩天大楼相互倒塌。那么就失去了收益。并且通过将如此多的材料相互叠放并切割不同的图案，这会产生全局应力并导致晶圆翘曲，这将导致晶圆厂无法处理，因为晶圆必须是平的。”

值得注意的是，蚀刻正在穿过不同材料的层。

Objective Analysis 的 Handy 表示，三星的解决方案是创建极薄的层。“这对整个行业很有用，因为每个人都使用几乎相同的工具来创造这些东西。”

让它更好地工作

闪存的基本概念也存在固有的功能挑战。“人们越来越依赖需要越来越强大的纠错算法来与这些设备一起工作，”Cadence 的 Greenberg 说。

问题是 NAND 闪存设备内置的智能并不多。“通常情况下，SSD 发生在控制器端，”Greenberg 解释说。“控制器正在向 NAND 闪存设备发送命令，NAND 闪存设备会做出响应，但它并没有太多的智能。它只是响应请求，例如针对特定地址的数据块。NAND 闪存设备将简单地响应该数据块。但是在控制器端，你必须首先对接收到的数据进行纠错，然后确定该块中是否存在不可接受的错误数量，然后决定如何重新映射该块地址空间并在其位置放置一个不同的块。所有这些决定都发生在控制器端。”

尽管如此，由纳米级摩天大楼建造的世界重新强调了 ONFI 控制器和 ONFI PHYS 等组件，并为设计人员提出了新的挑战。

“内存工厂可以生产的层数使与这些内存接口的控制器的设计验证问题变得非常复杂——而且它们可能并不那么明显。SSD 控制器必须处理更多的内存通道。将许多管道与越来越快（但永远不够快）的主机接口连接起来会在非常意想不到的地方产生瓶颈，”西门子的 Whitehead 说。“另一个设计验证挑战是功率。长期以来，大多数存储控制器的优先级较低，但现在已转变为关键功能。移动到较小的几何节点会有所帮助，但代价高昂。商业模式不能容忍重新旋转，更不用说供应链难以排长队了。上市时间的延迟让高层管理人员非常清楚。存储的增长动力甚至更多，这需要我们重新思考如何验证设计。AI 加速器需要更大的存储控制器，这可能会很快消耗您的仿真和原型设计能力。边缘智能需要数量级更复杂的设计验证。内存计算，如 CSD，需要测试新的处理器组合，将 RTOS 和 HTOS 与以前看不见的工作负载混合在一起。”

这是人们如此关注验证 IP 的原因之一。

西门子数字工业软件公司的 ICVS 产品经理 Joe Hupcey 表示：“使用此 IP 的自动化可以快速生成测试平台，让设计和验证团队在几分钟内启动并运行。” “这种生产力水平使我们能够对整个设计进行架构探索，从而尽早对所选择的权衡取舍充满信心。同时，它还建立了自动跟踪指标的框架——如代码、功能和场景覆盖率，使团队能够衡量他们的进度并拥有做出签核决定所需的数据。最后，基于我们在 CXL/PCIe 协议方面的专业知识，我们看到通用芯片互连快速 (UCIe) 等新兴标准在使团队能够协作以快速设计和验证这些大规模可扩展内存模块方面发挥着关键作用。”

此外，Imec 正在探索 3D NAND 的潜在新结构。它展示了所谓的“沟槽架构”，这是一种设计变体，其中存储单元是沟槽侧壁的一部分，两个晶体管位于沟槽的相对两端。Imec 铁电体项目总监 Jan Van Houdt 解释了它的价值：“与目前使用的环栅（或圆柱形）架构相比，3D 沟槽架构具有双倍密度的潜力。”

然而，他接着指出了一些缺点。“有两个高纵横比（=具有挑战性的）蚀刻步骤而不是一个，以及在闪光情况下隧道氧化物中的电场较低。第二个缺点在使用铁电 FET 时不存在，这使得沟槽版本对铁比对闪存更有吸引力。”该设计仍处于原型阶段。

结论

2016 年，专家指出，由于技术问题，3D NAND 可能会在 300 层或接近 300 层时失去动力。这似乎已被今天的谨慎乐观所取代。

“在 SK海力士的 238 层之后我预计未来几年层数将以大致相同的速度增加，”IBM 的 Pletka 说。“然而，从技术角度来看，由于高纵横比蚀刻工艺，增加层数受到挑战，而且资本支出也受到挑战，因为制造芯片的时间随着层数的增加而增加。这就是为什么我们将通过制作更薄的层、横向缩放（例如更密集地放置垂直孔）以及使用更有效的布局（例如共享位线和逻辑缩放）来看到新的缩放方向（例如，使用拆分门架构或存储更多每个单元的位数）。有了这些技术，预计 NAND 闪存的存储密度至少在未来 5 到 10 年内会以类似的速度增长。”

“当人们说我们不能超过这个层数时，没有物理限制，”Objective Analysis 的首席分析师 Jim Handy 说。“在半导体领域，总是有人说我们做不到。我们不能在 20 纳米以下进行光刻。现在，他们正在研究 1 纳米。三星谈到了 1000 层。”

*声明：本文系原作者创作。文章内容系其个人观点，我方转载仅为分享与讨论，不代表我方赞成或认同，如有异议，请联系后台。

3D NAND，可以怎么玩？

相信我们都有所体会，当我们在购买苹果手机时，不同的内存大小价格也差距很大，这个内存指得就是闪存（Flash），苹果是第一家利用闪存来存储数据的公司。闪存又包括NOR Flash和NAND Flash二种，不过NOR Flash的容量较小一般为1Mb-2Gb，而NAND Flash能提供极高的单元密度，可达到高存储密度，适用于大量数据的存储，因此也是主流的闪存技术。从2018年开始，全球大多数的智能手机都已开始使用3D NAND存储芯片，不仅是智能手机，3D NAND芯片在数据中心、云、服务器、SSD、PC等领域也非常受欢迎。

在3D NAND技术推出之前，NAND闪存均为2D平面形式。2D NAND架构的原理就像是在一个有限的平面上盖平房，平房的数量越多，容量也就越大。过往存储芯片厂商将平面NAND中的单元尺寸从120nm扩展到1xnm 节点，实现了100倍的容量。不过随着单元尺寸达到14纳米的物理极限，2D结构在扩展存储容量方面有着很大的局限性（当工艺尺寸达到一定阶段之后，闪存就很容易因为电子流失而丢失其中保存的数据）。

随着2D NAND的微缩达到极限，2007年东芝（现在的铠侠）提出了3D NAND结构的技术理念，3D NAND是行业的一个创新性方向。与减少每个节点单元尺寸的平面NAND不同，3D NAND使用更宽松的工艺，大约介于30 纳米到 50 纳米之间，它通过增加垂直层数来获得更大的存储容量。因此，我们也可以看到，目前主流的存储芯片制造商均在竞相通过增加3D NAND垂直门数，以此来提高存储密度。他们已经规划了下一代3D NAND产品，包括232层/238层，甚至更大到4xx层甚至8xx层。虽说都在盖楼，但是各家盖楼所采用的架构却有所不同。

3D闪存的概念图（图源：铠侠）

架构一：V-NAND，代表厂商：三星

2013年，三星率先推出了V-NAND闪存，其中的V代表Vertical，垂直的意思，这是一种通过垂直堆叠3D空间中的穿孔连接其单元层的解决方案。三星是世界上第一家开发和商业化3D内存解决方案的公司，也为存储器行业创造了全新的范例。

2013年，三星所开发的第一个 V-NAND闪存仅有24层，目前三星的V-NAND已经发展到第八代，它共有200多层。2022年11月7日，三星宣布已开始量产具有200层以上的第八代1 TB的3D NAND (V-NAND)，并计划根据消费者需求将其推向市场。而且三星的目标是到2030年实现1000层。V-NAND闪存不断发展，每一代新的V-NAND都带来了显着的性能提升，以及更低的功耗。

三星86 Gbit 32层第二代V-NAND的横截面

在此，值得一提的是，在V-NAND 128层以前，三星的V-NAND采用的是单层蚀刻技术，它通过圆柱形通道连接电池，能够一次堆叠超过100层，并通过10亿多个孔互连。除了其创新的结构，V-NAND还采用了电荷陷阱闪存 (CTF) 技术来消除单元间干扰。通过在电池中引入非导电的氮化硅层，CTF技术使V-NAND技术免受电荷泄漏和数据损坏的影响。凭借着这一超高纵横比 (UHAR) 孔蚀刻支持的单层技术，三星一直主导着128层的3D NAND。

但是单次刻蚀最多也就到128层，因此，在 128 层设备之外，许多竞争对手采用的都是双层方法，例如美光将两个88层的结构相互堆叠，从而形成一个176层的器件；英特尔的144L 3D QLC设计已经转向了3层堆栈：48 + 48 + 48层，这种方法更容易实施。层数越少，执行HAR蚀刻步骤就越容易。

到了第七代512Gb 176层的TLC芯片，三星开始采用COP（Cell-on-Periphery）结构，后续1Tb 238L TLC产品将是第二代COP TCAT V8 V-NAND。COP结构的存储单元阵列区域位于外围设备上方，但COP结构还是有部分外围设备仍位于单元外部，这意味着必须减少单元阵列以及单元阵列下方和旁边的外围区域，来减小芯片尺寸。

各家存储厂商3D NAND不同架构的比较

（图源：techinsights）

架构二：CuA，代表厂商：美光/英特尔

美光从第一代32层3D NAND就开始采用这种在芯片的外围逻辑上构建其3D NAND阵列的方法，美光将之称为是CuA（CMOS-under-array）。该架构为容量增长、密度、性能和成本改进提供了一种扩展方法。将NAND的位单元阵列堆叠成更多层，每平方毫米硅片提供更多bit，从而实现更高的密度和更低的每bit成本。

2022年7月下旬，美光宣布了其232层3D NAND，据美光称，此232层的3D NAND实现每平方毫米最高的TLC密度(14.6 Gb/mm2)。面密度比同类TLC产品高35%到100%。据美光的信息，该3D NAND设备分成六个平面（当今市场上的许多NAND设备只有两个平面，也有的前沿设计采用四个平面分区来通道命令和数据流），以实现更高的并行度，从而提高性能。在每个芯片的基础上，增加的并行性通过支持可以同时向 NAND 设备发出更多的读写命令，提高了顺序和随机访问的读写性能。就像高速公路一样，车道越多，拥堵越少，通过给定区域的交通流量就越大。目前美光的232 层 NAND已出货。

232层，2 stack CuA NAND

（图源：美光）

英特尔和美光此前研发了FG CuA 3D NAND，在此科普一下，NAND闪存的存储单元技术大致分为浮栅（FG）技术和电荷陷阱（CT）技术。FG技术存储单元有一个栅极（浮动栅极），它在单元晶体管的控制栅极和沟道之间电浮动，通过向浮动栅极注入电荷（改变单元晶体管的阈值）来写入数据。

此前的2D NAND闪存所使用主流技术正是FG技术，不过随着NAND闪存技术从2D走向3D，除了英特尔-美光联盟外，各大厂商都放弃了FG技术，转而采用CT技术，如上文中提到的三星。采用CT技术的主要原因是CT技术在制造通孔存储器时比FG技术简单。而FG 技术因其卓越的数据保留特性、高温特性和优于CT技术的可控性而受到高度评价。

英特尔-美光联盟开发的3D NAND闪存技术共有三代，第一代是结合了32层内存通孔和TLC（3bit/cell）型多级内存的硅die，内存容量为384Gbit。第二代全面引入了CuA技术,将层数增加一倍至64 层（2个32 层堆叠）的硅芯片，并与 TLC 和 QLC（4 bit/cell）多级存储器技术相结合实现了商业化。第三代达到96层（2个48 层堆叠），存储容量与二代持平，硅面积减少至76%左右。

Intel-Micron联盟的3D NAND闪存技术

（图源：pc.watch）

Intel 第四代的144层转向自研，该NAND string首次在source和bitline之间由三层（upper deck，middle deck，lower deck和48L）组成，并为TLC和QLC设备保留了FG CuA结构。每个deck都可以分配给 QLC 或 SLC 块的任意组合，以充分受益于英特尔在存储系统中的新的block-by-deck概念。

不过英特尔已经退出了3D NAND市场，以90亿美元的价格将该业务出售给了SK海力士。

架构三：BiCS，代表厂商：铠侠/WD/SK海力士

铠侠（Kioxia）和西部数据（WD）正在联合开发名为 BiCS Flash的3D NAND。铠侠的前身是东芝，如开头所述，东芝是世界上第一个发明闪存（1987年）并且提出3D NAND技术的公司。早在Kioxia还是东芝的时候，就与SanDisk建立了闪存合作伙伴关系，后来西部数据收购了SanDisk，东芝成为了Kioxia，两家便成立了合资企业Flash Ventures（FV），成为合作伙伴。FV由WD / Kioxia各拥有50/50的份额，晶圆产能也被分成50/50的份额。

KIOXIA于2007年在学术会议上提出了BiCS FLASH™“批处理技术”的概念。据铠侠对BiCS FLASH™“批处理技术”的解释是：在BiCS FLASH™中，有一个板状电极作为控制栅(下图中的绿色板)和绝缘体交替堆叠，然后垂直于表面同时打开(冲孔)大量的孔。接下来，在板状电极中打开的孔的内部部分填充(堵塞)电荷存储膜(粉红色部分)和柱状电极(灰色部分为柱状结构)。在此条件下，板状电极与柱状电极的交点为一个存储单元。在BiCS FLASH™存储单元中，电子在穿过柱中心的电极（灰色结构）和电荷存储膜（粉红色）之间交换。这样，存储单元不是一层一层地堆叠起来，而是先堆叠板状电极，然后在它们之间开一个孔，连接电极，这样就形成了所有层的存储单元一次性降低制造成本。

BiCs的基本流程

（图源：铠侠）

2015年铠侠&西部数据推出了48层BiCS 3D NAND ，2017年为64层，2018年为96层，2020年达到112层。2021年，铠侠和西部数据宣布了他们的第六代 BiCS 3D NAND 技术，该技术有162层，这也是采用CuA概念的第一款产品。西部数据透露的路线图中显示，下一代“BiCS+”将在2023 年底推出，层数应增加到200多个。

西部数据的NAND发展路线图

（图源：西部数据）

作为全球最主要的NAND闪存公司之一，SK海力士是最后一家开发3D NAND闪存技术的公司。据Tech insights的分析，从2015年到2019年，SK Hynix陆续开发了四种类型的存储单元阵列：2015年至2016年开发的首个存储单元阵列采用类似于Kioxia开发的称为“ SP-BiCS”的单元阵列“ P-BiCS”的结构，似乎是32层；2017年其又开发了存储单元阵列的改进版本—“ DP-BiCS Gen1”，估计为48层；2018年，SK海力士开发了一种名为“ DP-BiCS Gen2”的存储单元阵列，该阵列具有将存储堆栈分为两个“层”（也称为“甲板”）的结构，估计为72层。

SK海力士的3D NAND架构发展

（图源：Tech insights）

架构四：4D PUC，代表厂商：SK海力士

2018年11月，从第四代96层3D NAND开始，SK海力士推出了新的命名法——4D PUC（Periphery Under Cell），PUC是一种将外围电路重新定位到电池底部的技术，如下图所示。尽管有这个名字，该公司并没有在四维空间中创建产品，“4”这个数字所代表的其实是一种先进性（而不是指进入第四维度）。它是3D架构变体的商品名，首批所谓的4D NAND设备提升了CTF（电荷撷取闪存）NAND阵列下的外围电路，从而在芯片上节省更多空间，并进一步降低生产成本。按照SK海力士的说法，与3D相比，4D 产品单位单元面积更小，生产效率更高。

SK海力士对4D NAND的解释

（图源：SK海力士）

98层之后，SK海力士陆续开发出128层、176层3D NAND。2022年8月，SK海力士宣布已开发出世界最高238层4D NAND闪存，也是尺寸最小的NAND，预计2023年上半年开始量产。SK 海力士目前的4D NAND技术现已被公认为行业标准。

PUC架构使得4D NAND允许在固定区域内实现高密度，减小了芯片尺寸，但缺点是堆叠技术可能在未来达到极限。SK海力士计划以多站点电池（MSC）为核心来克服这一障碍，通过微制造将现有电池分成两个较小的电池来存储数据，减少电池堆叠的数量，同时水平扩展电池密度，这也是SK海力士 4D 2.0的技术概念的核心要素之一。

架构五：Xtacking，代表厂商：长江存储

3D闪存中除了存储阵列之外这些外围电路会占据相当大的芯片面积，可以看出，上述这些存储厂商所采用的架构大多是是将外围电路放到存储单元下方。而长江存储所采取的是与其他公司完全不同的方法——Xtacking。

Xtacking技术是把存储阵列和外围电路分开来做，分别在两个独立晶圆上加工，虽然NAND闪存不适合用更先进的制程来加工，但是外围的电路却可以。两部分选用合适的工艺节点完成后，完成的内存阵列晶圆通过数十亿个垂直互连通道(VIAs)连接到外围晶圆。如下图所示，将外围电路位于内存之上，然后通过铜混合键合技术堆叠并连接它们，可实现更高的位密度。但是这种粘合技术仍然很昂贵。

图源：长江存储

总结

迄今为止，主流的3D NAND架构大抵有以上这五种：V-NAND、BiCS、CuA（COP）、4D PUC和Xtacking。然而就像盖高楼大厦一样，简单的堆层数不是最终目的，高楼不仅要高，还要保证可以通过安全高效的电梯轻松抵达，即每个存储芯片内部的V-NAND能否以更快、更高效、更省电的方式继续上升？这就非常考验各家的本领。随着NAND技术的进步，局限性也将浮出水面。

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