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cpu直读nand闪存 Intel 10nm工艺率先投入NAND闪存：晶体管密度暴增27倍

发布时间 : 2025-02-23

作者 : 小编

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Intel 10nm工艺率先投入NAND闪存：晶体管密度暴增27倍

IT之家9月27日消息 Intel在尖端制造大会上正式向大家展示了基于最新的10nm制程工艺，并且称基于10nm的Cannon Lake处理器将会在今年开始量产。不过现在有消息称，首批投放市场的10nm产品并不是CPU，而是目前大红大紫的NAND闪存。

有消息称，Intel计划在自家最新的64层NAND闪存上使用最新的10nm制程工艺，至于为什么率先使用10nm工艺，业界认为相比较于CPU，NAND结构相对简单，基本上就是海量同类晶体管堆积。

Intel在大会上表示，与目前所使用的工艺相比，未来的10nm制程能够让晶体管密度提升2.7倍之多。

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7nm半导体工艺已经在CPU以及显卡中实用化，不知道大家是否关注过内存或闪存的纳米制程信息呢？

据存储极客了解到的信息，DRAM内存在突破20nm之后工艺提升已经非常困难，目前已经发展到了1z nm级别，即10nm级工艺中的第三个节点（1x、1y、1z），大约相当于12-14nm的水平。

NAND闪存从纳米制程来看似乎要更"落后"一些，虽然闪存原厂都不再公开具体的制程信息，但TechInsights通过电子显微镜检查后发现，三星和美光使用的是20nm工艺，东芝使用的是19nm工艺，基本上同5年前的末代平面MLC闪存处于同一水平。

这并不是闪存制造商不想提升纳米制程，而是NAND闪存的工作原理决定了它难得寸进：制程再往前发展的话，闪存单元中能存储的电子数量过少，数据非常容易出错。

在经历"电子数量危机"之后，NAND闪存先是从MLC（2bit per cell）进一步发展出TLC（3bit per cell）来实现容量持续增长。

很快又全面转向立体堆叠工艺发展，也就是现在已经普及的3D闪存。差不多就是2D MLC->2D TLC->3D TLC的发展路线。最早由东芝在2007年提出的BiCS三维立体闪存结构不仅能用立体堆叠提升存储密度，同时还改造了闪存单元的结构，降低单元间干扰、提升了可靠性。

3D闪存的先进性不再体现于纳米制程，而是表现为堆叠层数的发展。以东芝BiCS4为代表的96层堆叠3D闪存已经在去年实现量产，并开始应用到新一代固态硬盘当中。

下图是东芝存储前段时间宣布的RD500/RC500 M.2 NVMe固态硬盘，使用了东芝主控搭配东芝96层堆叠BiCS4闪存（3D TLC）。由于从10月1日起东芝存储就将改名为Kioxia（凯侠），所以还不清楚RD500/RC500是否会直接以新商标上市。

96层堆叠的下一站已经被确定是128层堆叠。据说闪存厂商已经开始了500层级别堆叠的可行性研究。如果不理解为什么3D堆叠能让闪存在不提升纳米制程的前提下不断扩张存储容量，都市中的摩天大厦就是一个很好的注解。