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NAND伪坏块过于关注3D NAND闪存层数可能是一种误导

发布时间 : 2025-01-20

作者 : 小编

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过于关注3D NAND闪存层数可能是一种误导

NAND非易失性闪存存储器作为存储行业的突破性革新已有多年发展历史，随着2D NAND容量达到极限，以及晶体管越来越小，NAND的编程时间变长，擦写次数变少，能够将内存颗粒堆叠起来的3D NAND应运而生，可以支持在更小的空间内容纳更高的存储容量，在需要存储海量数据的时代有着重大价值。

依托于先进工艺的3D NAND，氧化层越来越薄，面临可靠性和稳定性的难题，未来的3D NAND将如何发展？如何正确判断一款3D NAND的总体效率？

图片源自长江存储

在2020年的闪存峰会上，TechInsights高级技术研究员Joengdong Choe发表了相关演讲，详细介绍了3D NAND和其他新兴存储器的未来。TechInsights是一家对包括闪存在内的半导体产品分析公司。

3D NAND路线图：三星最早入局，长江存储跨级追赶

Choe介绍了2014-2023年的世界领先存储公司的闪存路线图，包括三星、铠侠（原东芝存储）、英特尔、美光、SK 海力士和长江存储等公司的3D NAND技术发展路线。

Choe给出的路线图显示，三星电子最早在3D NAND开拓疆土，2013年8月初就宣布量产世界首款3D NAND，并于2015年推出32层的 3D NAND，需要注意的是，三星将该技术称之为V-NAND而不是3D NAND。

之后，三星陆续推出48层、64层、92层的V-NAND，今年又推出了 128层的产品。

SK 海力士稍晚于三星，于2014年推出3D NAND产品，并在2015年推出了36层的3D NAND，后续按照48层、72层/76层、96层的顺序发展，同样在今年推出128层的3D NAND闪存。

美光和英特尔这一领域是合作的关系，两者在2006年合资成立了Intel-Micron Flash Technologies（IMFT）公司，并联合开发NAND Flash和3D XPoint。不过，两者在合作十多年之后渐行渐远，IMFT于2019年1月15日被美光以15亿美元收购，之后英特尔也建立起了自己的NAND Flash和3D XPoint存储器研发团队。

另外，在路线图中，长江存储于2018年末推出了32层的3D NAND，2020年推出了64层的3D NAND。

从路线图中可以发现，从90多层跨越到100多层时，时间周期会更长。

相较于其他公司，国内公司3D NAND起步较晚，直到2017年底，才有长江存储推出国产首个真正意义上的32层3D NAND闪存。不过长江存储发展速度较快，基于自己的Xtacking架构直接从64层跨越到128层，今年4月宣布推出128层堆栈的3D NAND闪存，从闪存层数上看，已经进入第一梯队。

近期，长江存储CEO杨士宁也在2020北京微电子国际研讨会暨IC World学术会议上公开表示，长江存储用3年的时间走过国际厂商6年的路，目前的技术处于全球一流水准，下一步是解决产能的问题。

值得一提的是，在中国闪存市场日前公布的Q3季度全球闪存最新报告中，三星、铠侠、西部数据、SK 海力士、美光、英特尔六大闪存原厂占据了全球98.4%的市场份额，在剩下的1.6%的市场中，长江存储Q3季度的收入预计超过1%，位列全球第七。

层数并非唯一的判断标准

尽管在各大厂商的闪存技术比拼中，闪存层数的数量是最直接的评判标准之一。

不过，Choe指出，大众倾向于将注意力集中在闪存层数上可能是一种误导 ，因为字线（带有存储单元的活动层）的实际数量会有很大的不同，例如可以将其他层作为伪字线，以帮助缓解由较高层数引起的问题。

Choe表示，判断3D NAND工作效率的一种标准是用分层字线的总数除以总层数，依据这一标准，三星的拥有最优秀的设计，不过三星也没有使用多个层或堆栈，不像其他厂商当前的闪存那样使用“串堆栈”。

一种提高3D NAND总体效率的方法是将CMOS或控制电路（通常称为旁路电路）放置在闪存层下面。这一方法有许多名称，例如CuA（CMOS-under-Array）、PUC (Periphery-Under-Cell), 或者 COP (Cell-On-Periphery)。

长江存储的设计有些特别，因为它有一些电路在闪存的顶部，而CMOS在连接到闪存之前，是在更大的工艺节点中制造的。Choe认为这种技术有潜力，但目前存在产量问题。

另外，各个公司使用工艺也不尽相同，比较典型的就是电荷撷取闪存技术（Charge trap flash，简称CTF）和传统浮栅存储器技术（Floating gate，简称FG）。

CTF使用氮化硅来存储电子，而不是传统FG中典型的掺杂多晶硅。具体而言，FG将电子存储在栅极中，瑕疵会导致栅极和沟道之间形成短路，消耗栅极中的电荷，即每写入一次数据，栅极电荷就会被消耗一次，当栅极电荷被消耗完时，该闪存就无法再存储数据。而CTF的电荷是存储在绝缘层之上，绝缘体环绕沟道，控制栅极环绕绝缘体层，理论而言写入数据时，电荷未被消耗，可靠性更强。

Choe指出在当前的存储芯片公司中，英特尔和美光一直使用的是传统的浮栅级技术，而其他制造商则依靠电荷撷取闪存设计 。美光直到最近发布176层才更换新的技术，英特尔的QLC在使用浮栅技术的情况下，可以保持更好的磨损性能，但这也会影响其闪存的耐用性、可靠性、可扩展性以及其他性能优势。

下一个十年将指向500层

Choe在演讲中提到，铠侠未来将用到的分离栅结构或分离单元结构技术也很有趣，它可以使存储器的密度直接增加一倍，并且由于分离单元结构的半圆形形状而拥有特别坚固的浮栅结构，具有更强的耐用性。

Choe预计，随着平台或堆栈数量的增加（目前最多为两个），闪存层数将继续增加，每个闪存芯片的存储量也会相应增加。Choe认为，这与其他技术，例如，硅通孔（TSV），叠层封装（PoP / PoPoP）以及向5LC / PLC的迁移一样，都在下一个十年指向500层以上和3 TB裸片。

另外，Choe详细说明了闪存的成本是按照每GB多少美分来计算的，这意味着未来3D闪存的架构将越来越便宜，不过2D闪存的价格依然昂贵，甚至比3D闪存贵很多倍。

谈到尖端闪存技术的推进，Choe认为尖端闪存总是首先进入移动和嵌入式产品，例如5G手机是当下的主要驱动力。他还指出，2D平面闪存仍然有一些应用市场，通常将其视为低延迟SLC用作3D XPiont的存储类内存（SCM）的替代品，如Optane或美光最近发布的X100，尽管X100在消费市场并不常见。

目前，100层以上的3D闪存产品，目前已经发布了SK 海力士128L Gold P31和三星128L 980 PRO，美光最近也基于176L flash发布了Phison E18的硬盘原型。另外，西部数据和铠侠的BiCS5和英特尔的144层产品将在明年发布。

更好的控制器需要更高密度的闪存，未来几年闪存将向更快和更大容量的方向发展。

本文编译自：https://www.tomshardware.com/news/techinsights-outlines-the-future-of-3d-nand-flash

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闪存误码根源分析及测试（含方法工具）

Bit错误从Nand Flash物理机构上来说是不可避免的问题，Nand Flash受外界工作环境（如:温度、辐照等）和生产工艺、工作原理、存储材料本身的弊端等影响，总会在各种条件下产生错误。误码率是表明在一定条件下产生错误的比率，反映Nand Flash当前的可靠性状态。

产生误码的物理根源

Cell的本身是个浮栅（Floating Gate，以下缩写为FG）结构的MOS型晶体管，工作原理是通过对FG注入或者释放电荷改变存储单元的阈值电压来达到存储或释放数据的目的。Program“0”通过Control Gate施加电压将电荷注入FG、Erase的过程则是施压反向电压，通过隧道效应（以下简称FNT）将电荷拉出FG，隧道效应会因基板表面附近的单一氧化层能陷捕获或者泄露电子产生随机电信号噪音，这种噪音最终导致阈值电压发生偏移。

随着制程的进步，FG之间的半间距（HalfPitch）越来越小，从1995年的360纳米快速缩减到今天的16纳米，这种因制程进步而对CMOS进行不断压缩的工艺，会对Nand Flash的可靠性造成诸多方面的影响，例如，FG中存储的电荷数量减少，34纳米的FG中，大约存100个电子，电荷流失容限约为10个电子，而在19纳米，FG中大约只有10个电子，因此，每流失一个电子都会对阈值电压产生重要的影响。较近的距离也会让各个存储单元之间更容易产生影响，另外，FG在电压和电场的作用下会导致经时击穿（TDDB，与时间相关的电介质击穿）或者电介质老化，从而导致Bit发生错误。

Erase和Program的操作也会导致氧化层收集电荷，这样会影响到cell的阈值电压，当电荷脱井时，阈值漂移，Bit发生反转。

塑封工艺也是导致错误发生的隐患，Nand Flash采用的主要的塑封电路，塑封工艺会存在吸湿、分层、热传导、空洞等问题，因此，操作严格的工厂，在SMT之前都会预先对Nand Flash进行烘烤，目的就是避免芯片吸湿后受热导致芯片破裂或表面鼓泡，当然，芯片破裂是最严重的问题，即使表明没有破裂也会存在内部物理结构损坏的安全隐患。

误码产生的表现

Bit错误会在下面几种情况下产生：

1、擦写操作（P/ECycle）

2、读取干扰（ReadDisturb）；

3、编程干扰（ProgramDisturb）；

4、数据保持发生错误（DataRetention）。

读取/编程干扰主要是因为对目标Cell进行读写操作时对相邻Cell产生了影响（改变了临近Cell的阈值电压或电场），从而导致相邻Cell数据出现错误。

而数据保存错误则是由于氧化层带了越来越多的残留电荷或者由于漏电流引起cell阈值电压偏移所导致，详细解释请见下面Data Retention部分的介绍。

误码率的测试方法

误码率通常用原始误码率RBER（Raw Bit Error Rate）和不可纠错误码率UBER（Uncorrectable Bit Error Rate）来表达，RBER表示在未经ECC纠正之前的误码率，可以确切反应Nand Flash的初始可靠性状况；UBER则反应在一定长度（codeword）ECC之下的误码率，可以用于评估一定条件下需要使用的ECC强度，UBER的计算公式如下：

1、写擦操作产生的误码可以通过RBER和UBER来测试，可以对NandFlash按“擦除>写入>对比”的顺序进行测试，通过原始误码率的变化可以判定Nand Flash真实的耐久度。

原始误码率（RBER）和不可纠错误码率(UBER)的具体测试如下：

NFA100-E可以通过简单的设定（如设定4组不同codeword长度的ECC做参考）来获取RBER和UBER的数据。

下图测试结果意思为：该Nand Flash（MLC）的原始误码率为：10^（-5.821），不可纠错的误码率为0（原因是做的P/E cycle太少），SSD一般会要求UBER要达到10^（-15），是否可以达到或者超过10^（-15）主要取决于ECC的能力和算法。

2、编程干扰（ProgramDisturb）

编程干扰一般是由于：Vpass过高、Vpass过低、电容性耦合失效以及过量写入导致。

假设，将“11”编程为“10”，对Lower page进行编程需要16V电压，最终，相邻的Cell受到的可能是19V的影响，为什么会出现这种情况呢？

Program实际上是采用增量脉冲编程（Incremental step pulse programming，以下简称ISPP）方式，因为每个Cell的状态不同，对于状态非常良好的cell来说，也许只要一次加压就可以完成Program过程，但对于状态不好的cell来说，可能需要增加电压来完成Program，增加的电压值将被分解为多个子步骤，每次增加一点点电压，然后用Vread判定是否达到目标电压，例如，Vread为20V，那么对“10”的upper page施压的电压最高不能超过19V（Vread>Vth），从正常需要的16V到19V假设每个step增加200mV，那么需要15次才能完成Program。如果以最坏的情况来看，这样的结果事实上是导致临近的cell受到19V影响，数据更容易出现错误，一些“坏”的cell会将邻居也带“坏”。

测试Program Disturb的方法就很简单了，只需要对指定Block进行基本的常规的Erase、Program和Read操作，NFA100-E就可以迅速得出结论。

3、数据保持错误（DataRetention）

Data Retention是有两种原因造成：

1.Data Retention的错误根源是FG的经时击穿TDDB（timedependent dielectric breakdown）导致了低场漏电流变的越来越大，漏电流的变大又导致Cell保存阈值电压转移能力的变弱，从而产生Data Retention的出错。

2.Data Retention的另一种原因就是前文所述的，Erase和Program的操作也会导致氧化层收集电荷，这样会影响到cell的阈值电压，当电荷脱井时，阈值漂移，Bit发生反转。

原理上讲，如果Cell的电压完全失去（低于0V），那么DataRetention错误最终结果是这个cell数据会变成“11”，既：“10”，“01”，“00”最终变成“11”。

Data Retention的测试方法可以参考JEDEC标准，使用NFA100-E可以提供两种测试方法，1、直接使用DataRetention界面按步骤进行测试（如下图示）；2、用Error Rate的测试方法，在室温下用NFA100-E对Nand Flash进行1000次P/E，然后写入一个伪随机数，将Nand Flash放入120°C温箱，34分13秒后取出，用NFA100-E Read Only模式验证Error Rate，依次做此类循环，没有Error Rate发生就表示数据可以保存一年。

4、读取干扰（ReadDisturb）

读取操作同样会导致相邻cell的错误，原因是读取操作是通过对选定的page施压0V电压，而对非选定page施压5V电压，通过cell的源极到漏极之间是否有电流导通来判断cell中是“0”还是“1”，如果有电流导通说明cell阈值电压低于所施加电压，数据为“1”，如果没有电流导通，说明cell阈值电压高于所施加电压，数据为“0”。

因此，读取的操作会造成未被选取的cell形成某种意义上的编程操作，导致其阈值电压向增高，从而导致bit翻转。

温度对误码率的影响

高温和低温对误码率的影响很大，根据本人测试，低温对误码率的影响要高于高温，下图为常温下（20°C）RBER为10^(-5.902)的MLC在-45°C条件的误码率为10^（-5.259）：

过于关注3D NAND闪存层数可能是一种误导

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