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nand位宽长存被制裁一年后，三星，SK海力士宣布3D NAND将迈入300层！

发布时间 : 2025-03-17

作者 : 小编

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长存被制裁一年后，三星、SK海力士宣布3D NAND将迈入300层！

2022年，美光、SK海力士、三星等相继量产了232层3D NAND Flash，但是在美方的制裁之下，长存128层及以上NAND Flash的供应链受到严重阻碍。在此背景之下，这些国际大厂纷纷加速迈向300层，希望能主导未来3D NAND Flash的技术路线。

今年8月初，SK海力士公布了其最新的321层堆叠4D NAND Flash闪存样品。近日三星也被爆出将会在明年推出拥有超过300层堆叠的第9代V-NAND技术，未来的第10代V-NAND技术将可能达到 430层芯片。

值得一提的是，由于美方对于长江存储（YMTC）制裁导致供给侧产能的下降，原有的市场竞争机制被美国的行政令所打破，三星等海外存储器企业正在考虑重新涨价。据中国台湾媒体DigiTimes报道去年12月报道称，在YMTC被制裁后，三星马上就将其3D NAND Flash的报价提高了10%。

随着三星、SK海力士等大厂纷纷向更具竞争力的超过300层、400层堆叠的3D NAND Flash迈进，而长江存储受到制裁成本进一步提高，海外存储器企业很可能将进一步占领市场。

300层意味着什么? 更低的成本+高大的市场份额

自从NAND Flash闪存引入3D堆叠技术以来，随着堆叠的层数的持续攀升，使得NAND Flash的存储密度也在持续提升，单位容量的生产成本也越来越低。数据显示，每年单位面积下NAND Flash的密度都会增加约30%，使得每bit容量的成本每年可下降约21%。尽管未来NAND Flash堆叠层数的提升可能会面临很多制造工艺（比如高深宽比的刻蚀、键合等）上的挑战，但预计仍将可以继续扩展。

△图片来源：semianalysis

2022年5月，存储芯片大厂美光（Micron）发布了业界首个 232 层堆栈的3D NAND芯片。随后在2022年7月26日，美光宣布其232层堆栈的TLC闪存正式量产。这是全球首个量产的超过200层的闪存，也是业界密度最高的，达到了14.6Gb/mm2，单个die的原始容量为 1Tb（128GB），接口速度提升到2.4GB/s，写入速度提升了100%，读取带宽提升75%。2022年 12月15日，美光宣布其最新的基于232层堆叠的NAND Flash闪存芯片的SSD模组——美光 2550 NVMe SSD 已正式向全球 PC OEM 客户出货。

△图片来源：美光

今年6月8日，SK海力士宣布其在2022年8月开发完成的238层堆叠的NAND Flash芯片正式开始量产。据介绍，SK海力士238 层堆叠技术 NAND Flash芯片，与上一代 176层堆叠 NAND Flash芯片相比，最高传输速率提升了50%达2.4Gb/s，使得整体的平均读写速度提升了约20%，同时制造效率也提高了 34%，使得成本竞争力显著提升。

△图片来源：pc.watch.impress.co.jp

今年8月8日，SK海力士宣布，借助其最新发布的321层堆叠4D NAND Flash闪存样品，使其正式成为业界第一家完成300层以上堆叠NAND Flash闪存开发的公司。

据介绍，SK海力士321层堆叠的1Tb TLC 4D NAND Flash，相比上一代238层堆叠的512Gb 4D NAND Flash的单位容量提升了41%，延迟降低了13%，性能提升了12%，功耗降低了10%，并且生产效率也提升了59%。而其生产效率之所以能够大幅提升59%的原因在于，数据储存单元可以用更多的单片数量堆叠到更高，这使得在相同大小面积的芯片上达到更大储存容量，也进一步增加了单位晶圆上芯片的产出数量。

△图片来源：pc.watch.impress.co.jp

根据SK海力士公布的资料显示，其321层NAND Flash由三个deck（可以理解为单元串）堆叠而成，每个deck有107层堆叠。SK海力士现有的238层NAND Flash则是两个deck，每个deck为119层堆栈。

△图片来源：pc.watch.impress.co.jp

不过，目前SK海力士的这款321层NAND Flash还是样品，真正商用还需要进一步优化。根据SK海力士的计划，需要到2025年上半年才开始量产供货。

相比之下，三星的超300层NAND Flash进展则更快。三星在2022年底就已经开始批量生产采用第8代V-NAND技术的产品，为1Tb（128GB）TLC 3D NAND闪存芯片，达到了236层，相比于2020年首次引入双堆栈架构的第7代V-NAND技术的176层有了大幅度的提高。其所采用的双堆栈架构，即在300mm晶圆上先生产一个3D NAND Flash堆栈，然后在原有基础上再构建另一个堆栈。

根据最新曝光的资料显示，三星的超300层堆叠的第9代V-NAND将会沿用上一代的双deck架构。也就是说，三星的超300层3D NAND Flash将通过将两个150 层堆叠的deck堆叠在一起制成。尽管制造时间更长，但堆叠两个 150 层组件比构建单个 300 层产品更容易制造。不过目前三星并未披露其超300层NAND Flash的技术规格。

三星计划在2024年开始生产基于其超300层的第9代V-NAND技术的产品。三星还计划会在2026年推出430层堆叠的第10代3D NAND Flash，届时可能会采用三deck堆叠架构。此外，三星在今年FMS 2023 技术大会上还透露，其计划在2030年开发出1000层的V-NAND技术。

除了三星、SK海力士之外，美光、西部数据/铠侠等NAND Flash制造商也在积极向300层以上突破，因为如果他们不这么做，他们的单位存储容量的NAND Flash生产成本将会高于三星和SK海力士，从而使得他们在市场竞争当中处于劣势。根据预计美光将会在2025年量产超过300层的3D NAND Flash技术。而西部数据/铠侠目前拥有218层的 BiCS Gen 8 技术，至于何时会推出超300层的技术尚不确定。

更高的堆叠层数的3D NAND Flash，意味着单die的存储位元密度和容量都将大幅提升，同时单位容量的存储位元的制造成本也将得到大幅降低。这将直接为率先量产300层以上的3D NAND Flash芯片的三星和SK海力士带来更强的产品竞争力。

鉴于目前三星和SK海力士两家韩国厂商就已经占据了全球超过50%的3D NAND Flash市场，率先量产300层以上的3D NAND Flash也将有望帮助他们进一步提升市场份额，巩固他们在市场上的垄断地位。

需要指出的是，随着3D NAND Flash堆叠层数的持续提升，也将会面临技术架构及制造工艺上的挑战，比如在转向CBA架构（CMOS 键合阵列）以及在高深宽比的刻蚀、沉积等方面。

转向CBA架构

过去传统的NAND Flash制造是只使用一块晶圆，NAND 阵列和CMOS电路的集成要么是将CMOS电路放置在单元阵列旁边（CMOS Next Array 或 CAN），要么将CMOS电路放置在 NAND 阵列 (CUA) 下方。大多数 NAND 供应商在其最初的 3D NAND 工艺中实施 CAN 方法，然后在后续工艺中迁移到 CUA。仅美光和英特尔 (Solidigm) 在 32 层 3D NAND 路线图之初就实施了 CUA。随着3D NAND技术堆叠到128层甚至更高，外围CMOS电路所占据的芯片面积或将达到50%以上。为了解决这一问题，YMTC（长存）在2018年推出了全新的Xtacking技术，推动了高堆叠层数的3D NAND制造开始转向了CBA（CMOS 键合阵列）架构。

△图片来源：YMTC

CBA 架构则是通过将两块独立的晶圆分别制造NAND阵列和外围CMOS逻辑电路，然后将CMOS逻辑电路堆叠在NAND阵列之上，二者之间的垂直连接则需要相应的键合技术来实现，形成间距为10μm 及以下的互连，且不会影响 I/O 性能。另外，由于两种类型的芯片可以在不同的生产线上制造，因此可以使用各自优化的工艺节点分别生产，不仅可以缩短生产周期，还可以降低制造复杂度和成本。此外，CBA 架构也使得每平方毫米的存储密度、性能和可扩展性可以进一步提高。

但是，从传统的单片生产，转换到CBA 架构，需要增加对新的洁净室空间和设备的额外投资。尽管成本高昂，但随着使用传统方法实现 3D NAND 扩展变得越来越困难，所有主要3D NAND Flash供应商都将会转向CBA架构，升级混合键合技术。

作为率先转向CBA架构的YMTC来说，其在CBA架构方向上已经进行了大量的投资，不仅其自研的Xtacking技术已经进展到了3.0版本，其斥巨额投资的生产设施也是围绕着CBA架构的需要来构建的。2021年，YMTC还与Xperi达成DBI混合键合技术相关专利组合许可。这些方面的积极投入都成为了YMTC能够快速在数年时间内在3D NAND Flash技术上追平国际一线厂商的关键。

铠侠和西部数据是继YMTC之后首批采用CBA 架构技术大规模生产3D NAND Flash 产品的主要制造商，他们发布的BiCS8 就是基于CBA 架构。此外，SK海力士和美光也分别在2020年和2022年向Xperi（子公司Adeia）拿到了混合键合技术的授权。

根据Yole Intelligence今年7月发布的研究报告显示，其预计三星、SK海力士、美光和西部数据/铠侠都将在2026年量产基于CBA 架构的300层以上的3D NAND Flash。并预计三星将在2027年量产400层以上的3D NAND Flash。

△图片来源：Yole Intelligence

但是，从三星和SK海力士最新公布的信息来看，三星的300层以上的3D NAND Flash提前到了2024年量产，SK海力士也提前到了2025年上半年量产。这比Yole Intelligence的预测提前了一年。显然，在长存被制裁之后，三星和SK海力士进一步加快了迈向300层的进程。而这无疑将进一步扩大对于包括长江存储在内的其他竞争对手的竞争优势。

技术挑战之外

除了需要转向CBA架构之外，随着3D NAND Flash堆叠层数的持续提升，也对于高深宽比的刻蚀、沉积等制造工艺带来了更多的挑战，需要半导体设备厂商推出更为先进的制造设备来进行应对。

△图片来源：泛林集团

但是由于美方的持续打压，这也导致了国产NAND Flash厂商在迈向更高堆叠层数的3D NAND Flash将面临更大的非技术因素的挑战。

随着美国去年出台的半导体新规，以及联合日本、荷兰对于先进半导体设备的对华出口进行了限制，同时YMTC也遭遇了美方的直接制裁，不仅相关生产设备及零部件的获取受到了影响，而且此前购买的一些设备也面临不能交货或无法使用困境。即便是能够切换其他可以采购到的设备，也必然会影响到生产，并且会带来额外的成本。

作为转向CBA架构的领军企业及Xtacking技术开创者，此时YMTC不仅向300层升级发展受限（比如所需的先进的刻蚀设备采购受限），这将意味着难以通过进一步的技术升级来降低3D NAND Flash成本。同时，原有128层以上的继续生产也受限，当下的生存也面临较大压力。如果无法继续采用CBA架构，那么YTMC则需要另辟蹊径，这必然需要带来更大的研发投入和额外的生产设施投资。再叠加近两年来NAND Flash市场的需求和价格的持续下滑影响，对于YMTC带来了极大的成本压力和财务压力。

所幸的是，近期NAND Flash市场开始出现回暖迹象。TrendForce的数据显示，在下半年供应商大幅削减产量后，NAND Flash 现货价格不再出现低价交易，连续数周出现止跌趋势；本周现货市场 512Gb TLC wafer 现货上涨 0.28%，来到1.440 美元。三星近日也被传出将要对NAND Flash涨价8~10%的消息，国内的存储模组厂商也将配合涨价。这对于正处于困境当中的YMTC来说，也正是一个“回血”的机会。

近几年，在YMTC与三星等全球头部的存储厂商的积极竞争之下，成功将2TB的SSD价格从2000元打到了500元。可以说，在市场逆势之下，三星等头部大厂的降价竞争并未打败YMTC，但是来自美方的打压确实是给YMTC带来了非常大的生存压力。而手握Xtacking专利的YMTC在“CBA”的时代能否抗住供应链端的重重挑战和成本压力，应对友商300层以上产品的强力围攻？短期内我们恐怕还不能盲目乐观，先要看下半年存储价格的反弹机会长存是否能把握，毕竟先要生存，然后才能谈后续的发展。

编辑：芯智讯-浪客剑

三星的3D V NAND的堆叠层数由32层提高到48层

Techinsights讨论三星的32层与48层3D V-NAND在结构上的不同

三星己经开始量产它的48层3DVNAND芯片（48层单元栅在一个NAND中串接在一起，称作第三代）应用在SSD中，如SSDT3（mSATA及850EVOV2），NVMeSSD（PM971-NVMe）以及企业级SSD（PM1633a）

在三星最新的48层器件中是采用16个NAND管芯堆叠一起,然后用引线键合技术连结。三星的48层V-NAND器件中集成了512GB存储单元，表示每个NAND芯片是32GB(256GB)。三星的32层(第二代)V-NAND芯片包括10.67GB(85.33GB)。它的第二代与第三代V-NAND有什么不同，不会仅是32层与48层数之间的差异。

TechInsights从单元结构，材料，布局及封装全面进行分析与比较，下面是其中的亮点;

存储器密度及芯片尺寸

图1表示16个48层V-NAND芯片与两个F-Chips封装在一个MCP(multichip package)中,32层V-NAND芯片面积是84.33平方毫米，而48层芯片为99.8平方毫米,如图2所示,表示它的长度更长,面积增加了17.3%。以单位面积的存储器密度计增加到每平方毫米2.57Gb。相比先进制程的2D NAND器件如东芝的15纳米是TLC NAND是1，28Gb/mm平方.

在管芯布局方面的关键不同如下;1),平面NAND存储器阵列的面积,2),位线开关和页缓冲区的面积,3),逻辑及外围电路的面积,及4),增加F芯片。每个管芯有两个区。NAND存储器阵列的面积由48.9平方毫米增加到68.7平方毫米，表示增大40.3%。位线开关电路面积与32层一样，页缓冲区的面积减少20%。逻辑及外围电路面积减少34.8%，换句话说三星大大缩小页缓冲电路与外围电路的面积，可以进一步增加存储器密度及提高管芯的效率。在MCP结构中16芯片堆叠，每个芯片的厚度己由132微米缩减至36微米。

Figure 1. Samsung 48L V-NAND device stacked withsixteen vertically stacked NAND dice and two F-Chips, teardown image(Source: TechInsights)

Figure 2. Comparison die photograph with 32L and 48LV-NAND (Source: TechInsights)

采用Fchip新的结构

在去年ISSCC 2015会上三星提出在NAND闪存MCP中引入嵌入式F Chip结构。总体上SSD的硬件结构是由存储器控制器,NAND闪存及DRAM组成。

.F Chip实现点对点在存储器控制器与F Chip之间的I/O总线的拓扑联结,当在沟道的存根处遭受到不受欢迎的反射时。除此之外,F Chip减少在F Chip到NAND接口的电容负载,通过执行和平均分配在F Chip与NAND之间的两个内部I/O总线。它支持由I/O讯号由存储器，控制器到NAND器件的时间再分配模式。

由于在带异步接口的NAND器件中固有的时序抖动,F Chip同样可减少时间容限。一个F Chip连接8个V NAND芯片,表示在一个16个芯片堆叠结构中嵌入两个F Chip。图3表示在MCP中去除F Chip后的结构图。F Chip包括电路模块,如ROM,DCgenerator,CMD编码器,数据通路,TX/RX及引线键合区。F Chip芯片面积为0.057平方毫米。

Figure 3. F-Chip die removed from Samsung 48L 3DV-NAND MCP (Source: TechInsights)

存储器单元阵列结构与架构

与第二代32层VNAND比较，显然第三代48层VNAND单元结构有更多数量的单元栅，意味着工艺集成具有更大挑战及可控性。硅沟道孔及CSL（common source line）的沟漕付蚀工艺的深宽比分别为约33及26，相比32层V NAND更高。CTF(charge trap flash memory)或者CTL(charge trap layer)通常采用铝基的高k介质阻挡层。

选择晶体管包括SSL( string select line)及GSL(ground select line),dummy gates及bitline strap的设计与上一代一样,但是SEG(silicon epitaxial growth)硅外延的高度减小。32层V NAND器件有三层金属层,而48层V NAND有四层金属层。一个附加的新的金属层(通常称M0)加在CSL/MC层上,可能是为了提高单元设计的效率。

1y nm 2D和48层3D V NAND的成本比较

1y nm 2D平面型NAND,如16nm或15nm MLC/TLC NAND器件，它的存储器单元阵列及外围电路包括well/active/isolation(SA-STI,自对准STI)形或;cell FG/CG及周围栅的形成以及接触与互联(金属和贯孔)形成。显然在2D 平面型 NAND器件制造工艺中需要采用DPT(两次图形曝光),或者QPT(皿次图形曝光),甚至空气栅工艺来作存储器单元阵列中的active,字线及位线的图形。因此在1y nm NAND制造中通常要40-45张掩膜。

另一方面,在32层3D V NAND器件中,采用垂直硅通孔技术( CHT),及20nm的位线 half pitch(用DPT两次图形曝光)需要使用超过50张掩膜,由于反复修整在存储器阵列的边缘要与每个钨接触孔连接的如楼梯状的栅线的图形。而在48层3D V NAND中需要56张掩膜。

尽管48层与32层在存储器结构/材料及单元设计是一样的,但是栅堆叠层数的增加会引起光刻工艺的吞吐量,缺陷及成品率的问题。随着NAND制造商都热切量产48层,64层,96层,甚至128层时提高成品率成为首要任务，以及期望位成本继续呈陡坡的下降。

未来NAND闪存的技术

与3D NAND一样,2D器件的竞争发展也在进行之中。显然2D NAND的尺寸继续缩小可能己达极限,因此主要的NAND供应商如三星，东芝，新帝,美光,英特尔后SK海力士都在攻克3D NAND,通过园柱形沟道把NAND垂直的串在一起。当单元栅堆叠的层数越来越多时,相比2D NAND有望可提供更高的密度，高功能，更高可靠性及更低功耗。时至今日三星的32层及48层3D V NAND及Micron/Intel的32层 3D NAND开始量产供应市场。

东芝,新帝和SK海力士，它们的3D NAND还未量产，比预期的拖长时间。三星领先的32层及48法3D V NAND是基于电荷俘获型闪存(CTF)架构,或者称电荷俘获层(charge trap layer,CTL),采用高k阻挡层及金属栅。CTL是一层非导电层，如氮化硅层，可作为一层绝缘层,它与其它的存储器单元一样,设计用来减少单元与单元的干扰，降低误操作及增加可靠性。

由于3D NAND单元架构对于单元与单元之间的干扰不敏感,因此写入数据速率可大幅提高,功能更佳。编程的步数大幅减少及功耗低。目前48层的3D NAND,相比32层己经非常接近于2D NAND的每位价格曲线。业界正期望未来的64层 3D NAND从价格方面能比过2D NAND。未来3D NAND将继续向64层,96层及128层发展,分析它们的困难在于多晶硅沟道的迁移率,深宽比付蚀，以及缺陷与成品率控制等。

回答开初的问题三星的48层3D V NAND是否仅是垂直的堆叠层数增多？显然不是。除了垂直堆叠层数增加之外,为了提高单元的功能与效率采用多层金属层，新增嵌入式F Chip,并封装在一体，以及减少逻辑与外围电路面积近30%,以及增加芯片效率。是一次十分肯定的3D V NAND集成的进步。

长存被制裁一年后，三星、SK海力士宣布3D NAND将迈入300层！

三星的3D V NAND的堆叠层数由32层提高到48层

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