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3d flash nand 美光推出232层3D NAND Flash

发布时间 : 2024-11-24

作者 : 小编

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美光推出232层3D NAND Flash

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近日，存储芯片大厂美光（Micron）推出业界首个232 层堆叠3D NAND Flash 快闪记忆体，计划用于各种产品包括固态硬盘，2022 年底左右开始量产。

232 层堆叠3D NAND Flash 快闪记忆体采用3DTLC 架构，原始容量为1Tb（128GB）。记忆体基于美光CuA 架构，并使用NAND 字符串堆叠技术，彼此顶部建立两个3D NAND 阵列。CuA 设计的232层堆叠3D NAND Flash 快闪记忆体大大减少美光1Tb3D TLC NAND Flash 尺寸，有望降低生产成本订出更有竞争力的定价，或增加利润。美光并没有宣布新 232 层堆栈的 3D NAND Flash快闪存储器的 I/O 速度或平面数量，但暗示与现有 3DNAND Flash 快闪存储器设备相比，新存储器提供更高性能，对采用 PCIe 5.0 界面的下一代 SSD 特别有用。美光还强调 232 层堆栈 3D NAND Flash 快闪存储器比上一代产品更节省功耗，更具节能优势。该公司围绕业内领先的托管型 NAND 存储、以及数据中心 / 客户端 SSD 产品所需的技术进行了优化研发，且内外部控制器组合一直是其垂直产品集成的一个重要组成部分。

美光称，与上一代工艺节点相比，新一代 232 层 3D TLC NAND 具有更低的功耗。此外美光长期专注于移动应用，并与下游设备制造商保持着良好的合作伙伴关系。最后，鉴于美光计划在 2022 下半年开启 232 层 3D TLC NAND 的生产，预计各类终端产品（比如 SSD）也会在 2023 年陆续上市。

美光推行芯片远期定价协议，10名客户已签约

美光科技12日宣布为旗下芯片推行名为“远期定价协议”的新机制，希望能解决让半导体产业多年来苦恼的价格波动问题，目前已有 10 名大客户签约，协议为期至少三年，估计一年可带来超过 5 亿美元收入。美光商务长 Sumit Sadana 在旧金山举办的投资者日上宣布此消息，但强调现阶段仍是“试验”性质，并且拒绝透露可能有多少现有的长期合约客户转移到新机制。Sadana 说，长约客户以采购量而非价格为基准，但远期价格协议把规模和价格都考虑进去了。针对合约是否可能强制执行的问题，他坦言，议约两方总是对价格有不同看法。他并表示，美光不打算用降低毛利率的方式推动远期定价协议。“过程中难免有起伏，但最终带来的好处，将超越达成此协议所面临的风险。”针对营运展望，美光预估长期营收将交出偏高的个位数增幅。DRAM 和 NAND 存储器芯片在未来几年都将有强劲的成长，主要由汽车、数据中心、工业终端市场日益增加的需求带动，这将降低美光对个人计算机 (PC) 和智能手机业务的依赖。美光执行长 Sanjay Mehrotra 表示，接下来到2025 年之间，DRAM 业务的年成长率预估介于 14% 至19%，NAND 的年成长率更将超过 20%。Mehrotra 预估，整体存储器产业的规模将能在 2030 年之前达到 3300 亿美元，较 2021 年的1610 亿美元成长逾一倍。存储器芯片占芯片业比重，已经从本世纪初的 10% 上升到 30%。

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今天是《半导体行业观察》为您分享的第3040内容，欢迎关注。

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两大存储巨头眼里的3D NAND FLASH未来

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5月15日至18日，半导体存储器国际会议International Memory Workshop 2022（IMW2022）在德国德累斯顿隆重召开。在本届会议中，共收取了论文43篇，接受口头报告16篇，但其接受率为37%。这些论文设计的范围包括Flash 、EEPROM、MRAM 、RRAM 为 11%，PCM、Special Technology 和NVM应用。

在这里，我们来总结一下本届会议上存储巨头的一些观点和看法。

美光：3D NAND继续往多层次发展

从2016年左右开始，因为二维设计不能满足其不断增加的小型化需求，NAND Flash走向了三维。之后，为了提高内存密度，各家公司都在认真增加三维堆栈的数量。例如，美光比其他任何厂商都更早地开始生产 32 层、64 层、96 层、128 层和 176 层。

此外，在 2022 年 5 月 13 日，就在 IMW2022 召开之前，有消息称美光将从 2022 年下半年开始生产 232 层 3D NAND。这个 232 层的 3D NAND 是一个 116 层NAND的两层堆栈。采用了所谓的CMOS Under Array（CUA）结构，在存储器阵列的底部形成CMOS电路。

虽然增加堆栈数量以提高 3D NAND 的存储密度的方法很简单，但存在很多问题，例如打开高纵横比（AR）的存储孔并将其嵌入。因此，美光提出通过在平面方向，即XY方向上对存储单元进行缩放，以及依靠堆叠层数的增加来提高存储密度。

下午是存储单元阵列的平面图。一个称为柱子的小圆圈上下贯穿阵列堆栈。围绕柱子的字线 (WL) 充当存储器件的栅极。即柱与WL的交叉点形成存储装置的存储单元。该单元以不同的阈值电压 (Vt) 水平存储二进制数据。

WL之间的间隙称为狭缝，这是形成存储单元阵列所必需的结构。这是因为在 3D NAND 中，牺牲 WL 材料的去除和金属栅极的形成是通过狭缝进行的。

对于具有这种结构的存储单元，有两种 XY 缩放方法。一是减小狭缝宽度，二是密集排列柱子。这种方法称为支柱间距缩放。

从上图还可以看到，当狭缝之间的柱的数量增加到4柱、9柱、14柱和24柱时的存储单元的平面图。当狭缝之间的柱子数量超过 14 时，缩放收益开始减少。因此，可以看出，一味地进行柱间距缩放是不够的。

因此我们可以得出结论，有两种方法可以提高 3D NAND 的存储密度。一种是在垂直方向上堆叠存储单元。另一种是在XY方向上缩放存储单元。

前者对高AR孔的加工和上下级孔的对位难度逐年增加。而后者则是缓解存储器单元在垂直方向的指数堆叠的利器。

但是，如果继续XY方向的微细化，则CMOS的小型化将继续，例如，可以将FinFET用于晶体管，或者可以将EUV应用于精细布线。这些不能轻易采用，因为它们会导致内存成本飙升。

因此，当在 XY 方向缩放时，有必要想办法减少每比特的 CMOS 电路，以避免使用 FinFET 和 EUV 等昂贵的工艺。

综上所述，垂直堆叠、XY方向缩放、CMOS电路每比特减少这三种方法对于未来3D NAND的高密度化具有重要意义。

铠侠：液氮温度下的3D NAND演示实验

数据中心发热已成为全球性问题。因此，出现了浸入式服务器。这也就是我对 Kioxia 的公告感到惊讶的原因，因为他们通过将 3D NAND 浸入绝对温度为 77K 的液氮中来展示其操作。

铠侠在 2019 年的 IEDM 上报告称，它通过将 3D NAND 存储单元分成两部分来运行 5 位/单元（Penta Level Cell (PLC)）。2021 年 12 月，铠侠在 IEEE Journal on Exploratory Solid-State Computational Devices and Circuits上通过将 3D NAND 浸入液氮中成功实现了 6 位/单元操作，并已经完成相关操作。

这一次，铠侠的目标是通过将3D NAND浸入液氮中，并将3D NAND的沟道从多晶硅改为单晶硅，进一步提高价值。下图左侧显示了本次使用的单晶硅沟道的3D NAND结构，下图右侧则显示了实验设置。

首先，3D NAND的读取噪声结果如图所示。如果将多晶硅沟道在室温300K的读取噪声标准化为“1”，只需将其浸入77K的液氮中即可将噪声降低至70%，室温300K时噪声为60%在单晶通道中，当单晶沟道浸入液氮77K时，噪声降低到40%以下。

接着，数据保持特性的实验结果如图所示。发现在 77K 的液氮温度下，由于电荷损失导致的 Vth 偏移小于在 300K 的室温下。还发现多晶硅和单晶硅在液氮温度为 77 K 时没有区别。

然后，将单晶沟道的3D NAND浸入液氮中运行，成功实现7bit/cell。

铠侠将5-bit/cell称之为Penta Level Cell (PLC)。6 位/单元会是 Hexa Level Cel (HLC) 吗？而7 bits/cell就是Hepta Level Cell (HLC)，但是缩写是6 bits/cell和7 bits/cell是一样的。我们应该如何区分？

就算能做到 7 bits/cell，但用液氮冷却 3D NAND 可能成本会很高（我也是这么认为的）。为此，铠侠对成本进行了估算，如图所示。