nand工厂扩容三星宣布对韩国平泽市的NAND工厂进行扩容以满足未来的需求

发布时间 : 2024-11-24

作者 : 小编

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三星宣布对韩国平泽市的NAND工厂进行扩容以满足未来的需求

三星于昨日宣布，他们已经开始对位于韩国平泽市的NAND闪存工厂进行扩容，以增加自己的V-NAND闪存生产能力，更好地满足未来的需求。

三星位于平泽市的工厂在2015年时建成，于2017年正式开始生产NAND，并为三星在2018年实现创纪录的利润提供了坚实的保证。前不久三星才宣布了他们会在平泽市新建一个专注于应用EUV技术、提供5nm EUV产能的半导体工厂，现在又宣布他们在五月份就已经开始对同样位于平泽市的NAND工厂进行扩容建设，看来三星半导体对未来的芯片需求量还是非常有信心的。

三星的NAND工厂数量较多，目前他们也是全球最大的NAND供应商之一，其NAND工厂主要位于本土韩国，但在中国西安也兴建了一个，并且现在已经启用。

目前三星的V-NAND，也就是三星的3D NAND颗粒生产技术已经发展到了第六代，堆叠层数已经到达1xx的地步，不过现在我们还没有在三星的民用级产品上见到第六代颗粒，能买到的仍然还是第五代，堆叠层数为9x的产品。预计他们的新一代1xx堆叠颗粒将搭配PCIe 4.0总线于未来登场，相关产品——980 PRO已经在今年的CES上展出了，性能指标相当优秀。并且目前有消息指出，PS5上搭载的SSD来自于三星，这台销量毕竟会上千万级的新游戏主机在未来将持续拉动三星NAND的需求量。

SSD新范式｜NAND的扩容之路（三）：3D堆叠的尽头在哪里？

NAND Flash采用3D堆叠技术的优点如此突出，那缺点是什么？毕竟，楼房虽比平房划算，但摩天大楼总归没有普及，会面临施工困难、维护昂贵、消防无力的问题。3D NAND Flash肯定也会遇到类似的挑战。鉴于目前3D堆叠的技术红利尚算丰厚，用“缺点”这个词为时尚早，称为难点或者瓶颈更合适。作为大宗消费性产品，3D NAND肯定需要不断在工艺技术、生产成本、产品寿命、产品性能之间寻求一个平衡。

堆叠的挑战

首先，大家最担心的肯定是生产成本。成本主要受几方面的影响：材料消耗、生产时间、良品率。

时间方面，堆叠是线性的增长，每一层存储单元都是在重复栅极（对于电荷捕捉技术来说，那就是半导体层，材质通常是氮化硅等）+绝缘层（二氧化硅）、栅极+绝缘层的沉积，还包括研磨。所以，随着层数的增加，生产的时间成本是在不断增加的。

材料消耗也有类似的线性增长的问题，甚至浪费会随着层数的增加而递增，因为每层都需要连接字线，从而需要做成阶梯状。也就是说，越高的层，实际面积越小，如果层数特别多，顶层的投影面积（对于沉积而言）的损失不可小视。

图片来源：TechInsight整理

目前暂时还没有技术可以明显减少生产时间和材料的消耗，这属于生产中的“变动成本”部分。换言之，存储密度的倍增并不会直接带来单位存储成本对折——摩尔定律中，“晶体管成本每十八个月下降一半”这样的说法对于3D NAND并不能成立。被持续摊薄的其实是外围电路、硅晶圆基底对应的成本。半导体行业早期提升产能的方法是增加晶圆的直径，如4英寸、6英寸、8英寸，直到目前的12英寸。液晶面板行业也是类似，通过增加基板的面积来实现，如6代线、8代线、10代线。但半导体行业晶圆直径的发展停留在12英寸，单片晶圆的生产效率无法明显增加，增加产能只有微缩和增加生产线两条路。NAND产能的扩张主要依靠沉积、蚀刻等设备数量的增加，而不能寄望于基础设施（面积）的改朝换代，因此存储总归变成“锱铢必较”（效率）且只适合强者（投资规模）生存的行业。

层数的增加，对良率也会形成严峻的挑战。每层的每一个存储单元，在垂直方向上是需要穿孔与下层连接的。这些通孔需要在堆叠若干层后蚀刻完成，并彻底清除杂质。随着层数的增加，通孔的纵横比（高度：直径）递增，误差会不断增加，譬如通孔的内径缩小、歪斜等，甚至彻底断开。在64~96层的堆叠中，完整的垂直通道的纵横比已经超过70，非常的狭长。另外，由于堆叠是不同材质叠加的，材质的膨胀率有所差异，在加工过程中受到高温的影响时可能会出现不均匀的内应力，导致翘曲、崩裂、坍塌等问题，加大了蚀刻通孔的难度。一颗芯片当中，需要蚀刻数十亿个孔，这个良率挑战，想想都头疼。

缓解矛盾之道：分段堆叠

面对打孔的严峻压力，需要不断改进蚀刻工艺，开发更合适的化学品（腐蚀、清洗），寻找更匹配的材料，并逐步降低每层的厚度（减少沉积、蚀刻、清洗的时间，减少热加工的应力等等）。这些属于工艺技术层面的改良。在设计层面，其实也有“取巧”的方法，那就是串堆栈，也就是分段完成堆叠。

分段构成堆栈（Stack，或Deck）并不是近期才出现的思路，早在48~64层时期就有企业开始采用了，但在1xx层之后，成为必选项。譬如，一个128层的产品，我们可以分为2个64层，分组操作来实现：先反复沉积、堆叠，逐层建设；堆出64层后，蚀刻通孔；覆盖中间层（相当于楼房封顶了）；接着，在刚才完工的中间层上，继续堆叠，加盖64层；第二个64层堆完，蚀刻，与中间层打通，封顶，完工。简单说，下64层楼房的屋顶，就是上64层楼房的地基，第二组64层的通孔，对齐中间层的电路就可以。

堆栈的施工技巧，和造楼的技能，是配合使用的。如果我们造楼的水平（蚀刻工艺技术）提升了，连续堆72层也有很好的良率，那么，我们可以造两次72层，就可以实现144层；96层的能力具备了，我们会得到192层；等我们造11x层熟练了，我们就可以得到23x层。

肯定也会有人想到了：我们可以在64层的工艺水平上，堆栈3组甚至4组，那192层甚至256层也是手到擒来啊。道理没有错，但这样刷层数，有违我们堆叠的初衷之一：合理的成本。前面提到过，在工艺技术没有太大变化的情况下，堆叠层数提升所需要的时间成本和材料成本是线性增加的。如果分组太多，我们会增加额外的封顶次数，这屋顶也是要钱的啊。分段施工、多次蚀刻的生产效率会低于一次性施工。另外，若干堆栈对齐也是有难度的，多次对齐其实也会降低良率。下图就是堆栈对齐不良的一种情况。

目前，只有Solidigm（前Intel NPSG部门）基于浮栅技术（Floating Gate）的144层3D NAND Flash采用了3堆栈的方案，其他厂商均使用双堆栈的方案，包括SK海力士*最近推出的238层3D NAND Flash，单堆栈达到了119层。那么，当技术迈入3xx层的时候，业界是否会普遍使用3堆栈的方案呢？这就拭目以待吧。

堆叠有尽头吗？

堆叠还带来厚度的问题。如果堆叠层数倍增，裸晶的厚度也会逐渐增加，从封装的角度看并不是好事。幸运的是，3D NAND Flash发展至今，裸晶的厚度增加与层数并非线性关系，每层的厚度正在逐步的缩减，大致每一至两代可以减少10%左右。早期的3D NAND的层厚度大约70nm的级别，存储单元的堆栈厚度约为2.5μm。在1xx层时期，层厚度降低到了50nm左右，堆栈厚度约为7~10μm的量级，加上外围控制电路、电源层，以及硅片基底，裸晶的厚度大约50μm量级。如果采取16片裸晶堆叠，则已经接近1mm厚度，封装后大致是1.5~2mm。

图片来源：TechInsight整理

如果层数推进到500层左右，且减薄速度符合目前的理想，假设层厚度为35nm，堆栈厚度也会达到18μm左右，相较目前的主流产品增加约10μm。如果靠硅基底的减薄工艺来抵消这种变化（以保持封装厚度与现有水平相同），基底机械强度的挑战还是非常巨大的。

厚度降低是否会降低可靠性？这个担忧是合理的。当层厚度降低到35nm以下，栅极在垂直方向的厚度也会降到20nm以内，2D NAND末期遇到的栅极和绝缘层过薄（水平方向）的串扰、磨损等问题同样会发生在3D NAND上，会限制多值化、寿命等方面的表现。所以，500层之后的事情，譬如800层，甚至突破千层，业内有机构预测在2030年后可以实现，但是否能够实现，或者是否有必要实现，是有待商榷的。如同后摩尔定律时代通过小芯片的2.5D、3D封装实现晶体管密度和性能的增长一般，在某个层数之后，也许用封装技术来增加密度比裸晶内继续拼堆叠要更合理。

不论是TLC/QLC/PLC，亦或者20nm以下工艺2D NAND Flash，以及刚才提到的5年或10年后的3D NAND Flash，可靠性/耐久度都是最终无法回避的话题。如果我们无法突破物理世界的桎梏，还有什么办法为NAND Flash的扩容之路保驾护航呢？也许，我们应该回到它所服务的数字世界去寻找良药。

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