3D NAND的层数有限制吗？

内存供应商正在竞相为 3D NAND 添加更多层，数据爆炸以及对更大容量固态驱动器和更快访问时间的需求推动了3D NAND市场的竞争。

美光已经在完成 232 层 NAND 的订单，而且不甘示弱，SK 海力士宣布将于明年上半年开始量产 238 层 512Gb 三层单元 (TLC) 4D NAND。或许更重要的是，芯片制造商私下表示，他们将利用行业学习为目前正在开发的 3D-IC 堆叠 NAND。

西门子 EDA技术产品经理 Ben Whitehead 表示：“处理器的摩尔定律在过去几年中可以说一直滞后，但对于 NAND 闪存来说，摩尔定律仍然存在并且很好 。” “这是一件好事，因为现代计算和网络对快速存储有着无法满足的需求。”

SK 海力士于 2018 年推出了 96 层 NAND 的 4D 命名法。尽管有这个名字，但该公司并未在四维空间中创建其产品或模仿 tesseract 立方体。但这个词也不完全是营销噱头，它是 3D 架构变体的商品名。

“对于 DRAM，大约需要 10 或 15 年的研发才能取得成果，但对于 3D NAND，发展速度非常快。当你想到通常的开发速度时，你会感到惊讶，”新思科技研发总监林西伟说。“除了技术本身，它还是一款杀手级应用。苹果是第一个放入闪存来存储数据的。今天，我们买 iPhone 还是看内存有多少，而且都是闪存。从那里开始，大数据、人工智能和分析需要高性能计算。闪存正在填补硬盘驱动器和 RAM 内存之间的这一关键延迟差距。由于功耗、外形尺寸和密度成本，你可以看到应用程序，尤其是在数据中心、分析和游戏领域。”

演变与革命

回顾 2D NAND，它具有平面架构，浮栅 (FG) 和外围电路彼此相邻。2007 年，随着 2D NAND 达到其规模极限，东芝提出了 3D NAND 结构。

三星在 2013 年率先推出了其所谓的“V-NAND”。

3D 设计引入了多晶硅和二氧化硅的交替层，并将浮栅交换为电荷陷阱闪存 (CTF)。这些区别既有技术上的，也有经济上的。FG 将存储器存储在导电层中，而 CTF 将电荷“捕获”在电介质层中。由于制造成本降低，CTF 设计很快成为首选，但肯定不是唯一的。

IBM 研究员 Roman Pletka 指出：“尽管所有制造商都转向电荷陷阱单元架构，但我预计传统的浮栅单元在未来仍将发挥不可忽视的作用，尤其是对于容量或保留敏感的用例。”

海力士表示，尽管有摩天大楼式堆叠的创新，但第一代 3D NAND 设计将外围电路保留在一边。

最终，3D NAND 供应商将外围电路移至 CTF 之下。在 SK 海力士的术语中，它现在是 Periphery Under Cell (PUC) 层。一方面，说“4D NAND”比 CTF/PUC NAND 更短更酷。另一方面，最终这是 3D NAND 的另一种变体，每单位的单元面积更小。用于更小尺寸的类似设计有不同的商品名称，例如美光的 CMOS under Array (CuA)。

图 1：SK 海力士对 4D NAND 的解释。

来源：SK 海力士全球新闻编辑室。

图 2：外围电路是 4D NAND 的底层。

来源：SK 海力士全球新闻编辑室。

美光本身在 2022 年 7 月下旬宣布了 232 层 NAND，该产品正在生产中，从而获得了宣传的权利。根据该公司的新闻稿，美光表示，其 232 层 NAND 是存储创新的分水岭，首次证明了在生产中将 3D NAND 扩展到 200 层以上的能力。

“添加这些层的主要作用是增加容量，因为每个人都在寻找更多的 SSD 容量，”Cadence产品营销集团总监 Marc Greenberg 说。“因此，添加更多层基本上意味着可以在单一封装中存储更多千兆字节，并在单一类型的多层 3D NAND 组件上进行存储。添加所有这些层及其背后的技术是一种容量游戏。”

美光还声称拥有业界最快的 NAND I/O 速度 2.4 Gbps，与上一代相比，写入带宽提高了 100%，每个芯片的读取带宽提高了 75% 以上。此外，232 层 NAND 包含六平面 TLC 生产 NAND，美光表示这是所有 TLC 闪存中每个芯片最多的平面，并且能够在每个平面上独立读取能力。

据行业分析师称，这可能是该公告中最令人印象深刻的部分。由于有六个平面，这个芯片可以表现得好像它是六个不同的芯片。

图 3：美光的 232 层 NAND。来源：美光

中国的公司在232 层 3D NAND 模块好像也有进展。

制造：优势与挑战

在去年的 IEEE IEDM 论坛上，三星的 Kinam Kim 发表了一个主题演讲，他预测到 2030 年将有 1000 层闪存。这听起来可能令人头晕目眩，但这并不是完全的科幻小说。“与 NAND 闪存的历史趋势线相比，这已经放缓了，”imec 存储存储器项目总监 Maarten Rosmeulen 说。“如果你看看其他公司，比如美光或西部数据，他们在公开声明中提出的内容，他们甚至比这还要慢。不同的制造商之间也存在一些差异——似乎他们正在延长路线图，让它放慢速度。我们相信这是因为保持空间运转需要非常高的投资。”

尽管如此，竞争风险仍然足够高，以至于这些投资是不可避免的。“主要的前进方向，主要的乘数，是向堆栈添加更多的层，”Rosmeulen 说。“进行 XY 缩小和缩小内存孔的空间非常小。这很难做到。也许他们会在这里或那里挤压几个百分点，把孔放在一起，孔之间的缝隙更少，诸如此类。但这并不是最大的收获。如果你能继续堆叠更多的层，密度只能以目前的速度显著提高。”

图 4：NAND 制造中的 3D 步骤。来源：客观分析

进一步堆叠似乎是合理的，除了整个过程的核心不可避免的问题。

“主要挑战在于蚀刻，因为必须蚀刻具有非常高纵横比的非常深的孔，”Rosmeulen 说。“如果你看看上一代有 128 层，这是一个大约 6、7 或 8 微米深的孔，只有大约 120 纳米的直径，极高的纵横比。蚀刻技术有进步，可以一次性蚀刻更深的孔，但不会更快。您无法提高蚀刻速度。因此，如果工艺流程以沉积和蚀刻为主，而这些工艺步骤并没有提高成本效率，那么添加更多层对于降低成本不再有效。”

蚀刻也只是多个步骤之一。“除了蚀刻之外，你还需要用非常薄的介电层上下均匀地填充这个孔，”Synopsys 的 Lin 说。“通常情况下，由于晶圆的化学性质，沉积几纳米的层并不容易。在这里，他们必须一路向下才能填满。有亚原子层沉积方法，但它仍然具有挑战性。另一个大挑战是压力。如果你建立了如此多的层，这些层会经历一些蚀刻/沉积/清洁/热循环，这可能会导致局部和全局压力。在局部，因为在钻孔后，需要在整个堆栈中切出一个非常深的沟槽。它变成了一个非常高的摩天大楼，摇摇欲坠。如果开始进行一些洗涤或其他过程，很多事情都可能导致两座摩天大楼相互倒塌。那么就失去了收益。并且通过将如此多的材料相互叠放并切割不同的图案，这会产生全局应力并导致晶圆翘曲，这将导致晶圆厂无法处理，因为晶圆必须是平的。”

值得注意的是，蚀刻正在穿过不同材料的层。

Objective Analysis 的 Handy 表示，三星的解决方案是创建极薄的层。“这对整个行业很有用，因为每个人都使用几乎相同的工具来创造这些东西。”

让它更好地工作

闪存的基本概念也存在固有的功能挑战。“人们越来越依赖需要越来越强大的纠错算法来与这些设备一起工作，”Cadence 的 Greenberg 说。

问题是 NAND 闪存设备内置的智能并不多。“通常情况下，SSD 发生在控制器端，”Greenberg 解释说。“控制器正在向 NAND 闪存设备发送命令，NAND 闪存设备会做出响应，但它并没有太多的智能。它只是响应请求，例如针对特定地址的数据块。NAND 闪存设备将简单地响应该数据块。但是在控制器端，你必须首先对接收到的数据进行纠错，然后确定该块中是否存在不可接受的错误数量，然后决定如何重新映射该块地址空间并在其位置放置一个不同的块。所有这些决定都发生在控制器端。”

尽管如此，由纳米级摩天大楼建造的世界重新强调了 ONFI 控制器和 ONFI PHYS 等组件，并为设计人员提出了新的挑战。

“内存工厂可以生产的层数使与这些内存接口的控制器的设计验证问题变得非常复杂——而且它们可能并不那么明显。SSD 控制器必须处理更多的内存通道。将许多管道与越来越快（但永远不够快）的主机接口连接起来会在非常意想不到的地方产生瓶颈，”西门子的 Whitehead 说。“另一个设计验证挑战是功率。长期以来，大多数存储控制器的优先级较低，但现在已转变为关键功能。移动到较小的几何节点会有所帮助，但代价高昂。商业模式不能容忍重新旋转，更不用说供应链难以排长队了。上市时间的延迟让高层管理人员非常清楚。存储的增长动力甚至更多，这需要我们重新思考如何验证设计。AI 加速器需要更大的存储控制器，这可能会很快消耗您的仿真和原型设计能力。边缘智能需要数量级更复杂的设计验证。内存计算，如 CSD，需要测试新的处理器组合，将 RTOS 和 HTOS 与以前看不见的工作负载混合在一起。”

这是人们如此关注验证 IP 的原因之一。

西门子数字工业软件公司的 ICVS 产品经理 Joe Hupcey 表示：“使用此 IP 的自动化可以快速生成测试平台，让设计和验证团队在几分钟内启动并运行。” “这种生产力水平使我们能够对整个设计进行架构探索，从而尽早对所选择的权衡取舍充满信心。同时，它还建立了自动跟踪指标的框架——如代码、功能和场景覆盖率，使团队能够衡量他们的进度并拥有做出签核决定所需的数据。最后，基于我们在 CXL/PCIe 协议方面的专业知识，我们看到通用芯片互连快速 (UCIe) 等新兴标准在使团队能够协作以快速设计和验证这些大规模可扩展内存模块方面发挥着关键作用。”

此外，Imec 正在探索 3D NAND 的潜在新结构。它展示了所谓的“沟槽架构”，这是一种设计变体，其中存储单元是沟槽侧壁的一部分，两个晶体管位于沟槽的相对两端。Imec 铁电体项目总监 Jan Van Houdt 解释了它的价值：“与目前使用的环栅（或圆柱形）架构相比，3D 沟槽架构具有双倍密度的潜力。”

然而，他接着指出了一些缺点。“有两个高纵横比（=具有挑战性的）蚀刻步骤而不是一个，以及在闪光情况下隧道氧化物中的电场较低。第二个缺点在使用铁电 FET 时不存在，这使得沟槽版本对铁比对闪存更有吸引力。”该设计仍处于原型阶段。

结论

2016 年，专家指出，由于技术问题，3D NAND 可能会在 300 层或接近 300 层时失去动力。这似乎已被今天的谨慎乐观所取代。

“在 SK海力士的 238 层之后我预计未来几年层数将以大致相同的速度增加，”IBM 的 Pletka 说。“然而，从技术角度来看，由于高纵横比蚀刻工艺，增加层数受到挑战，而且资本支出也受到挑战，因为制造芯片的时间随着层数的增加而增加。这就是为什么我们将通过制作更薄的层、横向缩放（例如更密集地放置垂直孔）以及使用更有效的布局（例如共享位线和逻辑缩放）来看到新的缩放方向（例如，使用拆分门架构或存储更多每个单元的位数）。有了这些技术，预计 NAND 闪存的存储密度至少在未来 5 到 10 年内会以类似的速度增长。”

“当人们说我们不能超过这个层数时，没有物理限制，”Objective Analysis 的首席分析师 Jim Handy 说。“在半导体领域，总是有人说我们做不到。我们不能在 20 纳米以下进行光刻。现在，他们正在研究 1 纳米。三星谈到了 1000 层。”

*声明：本文系原作者创作。文章内容系其个人观点，我方转载仅为分享与讨论，不代表我方赞成或认同，如有异议，请联系后台。

NAND Flash市场跑出新黑马：三星意外掉队

来源：内容来自半导体行业观察（ID：icbank）编译自semianalysis，谢谢。

NAND是一个竞争激烈、不断进步的市场。制造和出货的 NAND 位数以每年 30% 到 35% 的速度增长，每 2 到 3 年翻一番。最初的看法是，这需要大量资金专门用于新设备，但 NAND 行业从 2017 年到 2022 年每年仅在晶圆制造设备上花费了150亿到200亿美元，尽管呈指数级增长，但生产NAND的成本迅速下降。

几十年前，类似的成本缩放改进在 DRAM 和逻辑等其他半导体技术中很常见，但这些子行业会认为这种改进速度在后摩尔定律宇宙中是不可持续的。生产力的提高主要是由 Lam Research 蚀刻和沉积工具的改进以及制造商开发的工艺节点推动的。

从历史上看，当半导体行业进行如此快速的创新时，许多公司在技术上被抛在了尘埃中。行业整合出现。只出现了几个强者。3D NAND 今天也处于类似的位置，该行业的未来经济状况也在不断变化。英特尔卖掉了他们的NAND业务，铠侠和西部数据出现了很大的动荡。

在本报告中，我们希望对三星、SK 海力士、美光、Solidigm、长江存储、西部数据和铠侠的工艺技术进行状态检查。快速总结是，美光、SK 海力士和 YMTC 领先于其他公司。与此同时，三星在几年前还是 NAND 技术的绝对领导者，却奇怪地落后了。而来自中国的长江存储现在出货密度最高的3D NAND。

SemiAnalysis和Angstronomics编制了下表。它有许多细微差别，将在下文中解释。

长江存储

YMTC 对他们的新一代 NAND 非常低调，该系列新产品搭载了公司新一代的Xtacking 3.0 技术。在官方新闻稿中，他们没说明新产品的层数。官方的路线并没有将 Xtacking 3.0 作为业界最密集的 1Tb TLC NAND 进行推广。

但在SemiAnalysis 看来，Xtacking 3.0 是密度最大的商用 1Tb TLC NAND，15.2Gbit/mm2；在层数上，据分析，长存产品的层数“超过230层”；我们相信232层；在性能上，该产品可与美光的 232 层 NAND 媲美，采用类似的 6 平面架构，数据速率为 2.4Gbps。最后，它已经送样给合作伙伴。

我们通过在Angstronomics的虚拟帮助下测量物理模具来确定这些事实。可以访问物理模具也使我们能够确认它是 6 平面。我们在第 3 方台湾公司的展位上发现了他们采用 SSD 封装的新 NAND。他们很高兴告诉我们其他一些细节，包括发货时间。

据报道，长江存储在新产品上还用上了很多新技术，例如阵列上的混合键合 CMOS、中心驱动器 XDEC，以及从前端深沟工艺到后端源连接 (BSSC) 的过渡。YMTC 还计划为内存处理实现进一步的逻辑，包括采用堆叠 CMOS 技术的神经形态类型计算。

长江存储不是模仿者。他们正在构建自己的创新和独特的产品，他们在 NAND 领域凭借本土创新领先于其他玩家。

YMTC 在收益率方面仍然落后，但他们一直在迅速提高。几年后，我们毫不怀疑长江存储将在成本上与业内最好的公司竞争。它们将从结构上改变 NAND 行业。在技术或巨额补贴方面不具备持久优势的公司将面临关于其未来业务生存能力的灾难。长江存储二厂设备已接近满载，三厂正在建设中。据称，长江存储还有更远大的规划。

铠侠和西部数据

铠侠和西部数据在 3D NAND 的制造和技术开发方面进行了合作，因此它们被组合在一起。他们估计，Zettabyte 的 NAND 将在 2022 年出货。他们的闪存峰会演讲涵盖了 3D NAND 缩放的一些权衡。缩放有 4 个主要向量，垂直缩放、横向缩放、架构缩放和逻辑缩放。

上面是一张关于 SLC、MLC、TLC、QLC 和 PLC 缩放的有趣幻灯片。随着越来越多的位存储在一个单元中，读取延迟会增加，并且程序擦除周期的耐久性会降低。铠侠和西部数据正在探索使用每个单元 4.5 位或每个 NAND 单元 3.5 位来增加密度和降低成本，同时不牺牲尽可能多的延迟和耐用性。

在 3D NAND 中，工程选择通常取决于性能、成本和耐用性。对于同等容量的 SSD 而言，更大的容量更具成本效益，但性能较差。较大的单元尺寸性能更好，但由于难以扩展到更高的层数，因此制造成本更高。

PCIe 多年来一直停留在 3.0 上，但近年来代际改进加速。这导致了许多创新，以使可用带宽完全饱和。铠侠和西部数据表示，他们的 NAND 接口带宽每一代都增加了 30%。此外，他们引入了异步独立平面读取，这使得每个平面中的读取可以更有效地打包（大多数竞争对手引入了这一点或将在他们的一代中这样做）。由于这些创新，随机读取性能显着提高。

西部数据和铠侠的路线图包括扩展层以及非层数相关技术。晶圆键合被列为下一个被采用作为提高单元阵列效率的技术。这是长江存储第三次迭代的 Xtacking 3.0 的技术。PLC NAND也在考虑之中。Western Digital 告诉我们，他们甚至在实验室中试验了高达 7 位/单元（128 个电压等级）。它存在于他们的实验室中，但需要由液氮维持的极低温度。

铠侠和西部数据是仅有的在其路线图中使用 PLC 电荷陷阱存储器的公司。CMOS 缩放和单元间距缩放也在路线图上。他们讨论的最后一项技术是多堆叠。CMOS 阵列和多个 NAND 阵列都将采用顺序混合键合方法进行堆叠。理论上，这项技术的成本改进很小，但密度增益将是巨大的。

铠侠和西部数据还开发了第二代存储级内存，他们将其作为 XL-Flash-2 销售。由于成本较高，它是否会增加产量还有待观察，但由于使用 16 平面和 MLC NAND，它的速度要快得多。这仅适用于延迟较低的 CXL 总线上的大规模部署，但 DRAM 池/共享通常更适合这些工作负载。

三星

长期以来，三星在 NAND 市场占有率最高。正如《非易失性存储，辉煌70年！》所示，它们在历史上引领了许多技术转型。这种技术领先存在于他们的 128 层技术，这是世界上容量最大的 NAND 工艺节点。

3D NAND 中最关键的工艺步骤是通过多层 NAND 的高纵横比蚀刻和随后的沉积步骤。虽然业内几乎每个人都在这些关键步骤中使用 Lam Research 的工具，但三星是唯一一家同时蚀刻超过 120 层的公司。其他公司在其 100 层以上的 NAND 架构上使用多个decks，但三星 128 层仅使用 1 层。例如，Solidigm 在其 144 层 NAND 上使用 3 层decks。每个deck额外增加成本。

尽管在 128 层方面处于领先地位，但三星多年来一直没有推出新的 NAND 工艺技术。他们的 176 层和 >200 层 NAND 工艺技术尚未被逆向工程公司或拆解在任何 SSD 中发现。尽管他们声称会在 2021 年出货 176 层消费级 SSD，但迄今没有看到。虽然官方原因尚未披露，但据报道很可能源于文化问题引发的工艺问题。

三星仍然表示，第 7 代 V-NAND，176 层 512Gb TLC，2Gbps，是 2021 年的技术。他们还注意到 176 层 1Tb QLC 即将推出。第 8 代 V-NAND 超过 200 层。三星表示，它将是 2.4Gbps 的 1Tb TLC 裸片，将于 2022 年发货。第 8 代将同时进行横向收缩、更多层和外围收缩。三星还在 2023 年推出了第 9 代 V-NAND。鉴于第 7 代 V-NAND 的表现，我们对他们的说法持怀疑态度。

三星处于不稳定的境地，曾经落后的公司现在正在竞相领先，并开始实现更好的成本结构。层数并不是 NAND 扩展的全部，许多其他因素都会影响最终的每比特成本。根据我们的成本模型，三星仍然拥有第二最具成本效益的 NAND 工艺技术，因为它具有高资本效率和良率以及长期存在的 128 层工艺节点。我们的理论是三星避免增加其 176 层 NAND，因为由于转向 2 层架构，它的成本效益低于 128 层。

如果三星继续推迟其新的工艺节点，他们就有可能进一步落后。顺便说一句，我们在闪存峰会上与来自竞争公司的许多工艺工程师进行了交谈，他们对三星在 NAND 工艺节点转换方面发生的事情感到非常困惑。

SK 海力士和 Solidigm

SK海力士在相对定位上一直在提升。他们在第四季度开始大规模生产 176 层 1Tb QLC，从而迅速提升了 176 层 TLC。我们的成本模型将 SK 海力士列为第三最具成本效益的 NAND 工艺技术，他们甚至可能很快与三星交换位置。

SK海力士238层明年上半年开始量产，512Gb TLC裸片。SK 海力士表示，新的 NAND 技术将在每个晶圆上多生产 34% 的比特，提高 50% 的 IO 速度，提高 10% 的程序性能，以及提高 21% 的读取功率效率。这个 NAND 速度快到 2.4Gbps。美光和 YMTC 仅计划在其 232 层数技术中使用 1Tb 裸片，但 SK 海力士可以使用更小的 512Gb 裸片实现相同的速度，并且仅使用 4 平面而不是 6 平面。

SK海力士提出的未来路线图非常有趣。SK 海力士表示，他们计划在 238 层一代之后继续使用 Array NAND 下的 CMOS 再发展 3 代。特别是，接下来的 xxx 层 NAND 工艺将有更显着的层数增加和更快的过渡。

SK 海力士因其长期的创新而有一个可怕的营销名称——4D^2。这些涉及共享位线和更多行。他们讨论了使用串联的 2 个单元来存储超过 6 位的数据，而不是独立的单元和存储 8 个电压电平用于每个单元 3 位的数据。所有这些技术的重点似乎是每层封装更多位。

转向 Solidigm（以前是英特尔的 NAND 业务），NAND 架构有所不同。Solidigm 使用浮栅架构，而 SK Hynix 使用电荷陷阱。SK 海力士计划将其内部电荷陷阱用于性能和主流，而 Solidigm 将用于价值和 HDD 更换领域。SK 海力士与英特尔之间的部分交易条款涉及工艺技术人员在几年内从英特尔转移，而不是立即转移。Solidigm 大连中国工厂将在英特尔开发的工艺技术上运行至少几年。

下一代 Solidigm 浮栅节点为 192 层。我们相信这是一个 4 层设计，每层deck有 48 层。对于 TLC 架构，该过程的成本效益将备受争议。通过在每个单元中使用更多位可以缓解这种成本劣势，这是浮动栅极架构相对于电荷陷阱架构的优势。虽然大多数电荷陷阱体积是 TLC（每个单元 3 位），但 Solidigm 节点专注于 QLC 的体积。

192 层 QLC 将配备 1.33Tb 芯片容量。由于必须准确地保持 16 个电压电平以每个单元存储 4 位，QLC 一直受到性能不佳的困扰，但新节点声称可以解决其中的许多问题。第 4 代 QLC 有一些非常出色的声明，即程序写入时间提高 2.5 倍，随机读取提高 5 倍，在第 99 个百分位时读取延迟提高 1.5 倍。这些改进将使 Solidigm 192 层 QLC 性能更接近电荷陷阱 TLC。

更令人兴奋的变化是，192 层工艺将成为第一批具有 1.67Tb 裸片容量的 PLC NAND。使用 PLC，单元必须能够准确地保持 32 个电压电平，以便每个单元存储 5 位。这将每个晶圆制造的位数提高了 25%，但牺牲了性能。鉴于 SK 海力士将 PLC NAND 作为 HDD 替代技术，性能受到的影响可能很大。作为一个有趣的噱头，Solidigm 的团队在使用 192 层 PLC NAND 的外部 SSD 上运行演示文稿。

美光

美光一直是 NAND 行业的一颗冉冉升起的新型。几年前，他们在 IMFT 合资企业中与英特尔结下了不解之缘。他们使用了浮动栅极架构，与电荷陷阱相比，它的每比特成本或性能较差。他们在 DRAM 工艺技术方面也落后于三星几年。

美光做出了一些根本性的改变，现在他们是内存行业的领导者。Sanjay Mehrotra 是 SanDisk 的联合创始人兼首席执行官，该公司以190亿美元的价格卖给了 Western Digital。不久之后，他被任命为美光的首席执行官。英特尔合资公司（IMFT）解散，NAND架构从浮栅过渡到电荷陷阱，3D XPoint 内存开发也停止了。

修复了美光的一些潜在工艺和培养问题。美光从 3D NAND 中最差的成本结构变成了 3D NAND 中最好的成本结构。同样，它们从密度最低、成本最高的工厂到每比特 DRAM 的晶圆厂，再到成本结构第二好的出货密度最高的 DRAM。

美光的大部分产能是 176 层，他们正在加速和出货 232 层 NAND。美光的策略是保持晶圆开工率基本相同，并专注于更好的工艺技术以增加位出货量。这使他们能够降低资本支出，但仍保持市场份额。由于“芯片饭”，该策略可能会改变，因为在美国可能会发生总计400亿美元的制造投资。

美光的 6 平面 2.4Gbps 1Tb TLC 232 层 NAND 出现在多个 SSD 和控制器公司的展位上。这些第 3 方公司告诉我，他们预计增长速度会很快，232 层将成为美光明年产量的主要部分。

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