3D NAND原厂技术比拼，哪家垂直单元效率更高？

近日市场研究机构Techinsights对于三星、SK海力士/Solidigm、美光、KIOXIA/WD、YMTC的200层以上的3D NAND Flash进行了对比分析，发现三星的垂直单元效率 (VCE，vertical cell efficiency) 是最高的。

传统的NAND闪存单元采用平面晶体管结构，包括控制栅极（Control Gate）和浮动栅极（Float Gate）。通过向单元施加电压，电子在浮动栅极中存储和移除。

多年来，供应商将平面 NAND 的单元尺寸从 120nm 缩小到 1xnm 节点，使容量增加了 100 倍。然而，当单元尺寸达到了 14nm 的极限，这意味着该技术不再可扩展，由此NAND原厂纷纷转向3D NAND，以实现超过 2D NAND 结构的数据密度，并能够在更新一代的技术节点上制造。

具体来说，平面 NAND 由带有存储单元的水平串组成。而在 3D NAND 中，存储单元串被拉伸、折叠并以“U 形”结构垂直竖立。实际上，这些单元以垂直方式堆叠以缩放密度。因此，3D NAND存储单元有多个层级。

3D NAND的层数描述了堆叠在一起的字线（Word Line）数量。在这些字线层上切出一个垂直柱，柱子与每条字线的交点代表一个物理单元。也就是说，每个 3D NAND 存储单元都类似于一个微小的圆柱形结构。每个微小单元由中间的垂直通道和结构内部的电荷层组成，通过施加电压，电子可以进出绝缘电荷存储膜，然后读取信号。

平面 NAND 在每个节点上都减小了单元尺寸，而 3D NAND 则采用了更宽松的工艺，大约在 30nm 到 50nm 之间。3D NAND 内存容量的扩展主要是通过添加垂直层来实现的，在这种3D NAND结构中，单元密度会随着堆栈中层数的增加而增加。然后，每隔一到两年，供应商就会从一代技术迁移到下一代技术。

根据研究数据显示，供应商平均每代 3D NAND 都会增加 30% 至 50% 的层数。而每一代新的芯片将会增加 10% 至 15% 的晶圆成本。这也使得NAND 的每bit成本能够平均以每年约20%幅度降低。

现在，超过200层的TLC NAND 产品已经逐渐成为主流，比如三星236层NAND 、SK 海力士 238层NAND、美光 232层NAND 、YMTC 232层NAND。此外还有一些接近200层的厂商，比如铠侠（KIOXIA）和西部数据的 112层/162层NAND 和 Solidigm 的 144层/ 192层 (FG) NAND。

△Techinsights从 SK 海力士 2TB SSD PC811 HFS002TEM9X152N (设备：H25T3TDG8C-X682) 中提取了 SK 海力士 238L 512 Gb 3D NAND 芯片，该芯片尺寸为 34.56mm²，位密度为 14.81 Gb/mm²。

谈到 3D NAND 单元效率，垂直单元效率 (VCE，vertical cell efficiency) 对于 NAND 单元工艺、设计、集成和设备操作而言非常重要。

随着堆叠的总栅极数量的增加，单元 VC（vertical cell）孔高度也会增加。为了降低 VC 高度和纵横比，其中一种方法是通过减少虚拟栅极（dummy gates）、通过栅极（passing gates）和选择栅极（select gates）的数量来提高垂直单元效率。垂直单元效率可以用总栅极中active cell 的百分比来定义，也就是用active WL （Word Line）除以集成的总栅极数来计算。垂直单元效率越高，工艺集成度越高，纵横比越低，整体效率越高。

VCE可定义为活跃单元占总栅极的比例，即Active WL 数量除以总集成栅极数量×100%。例如，一个NAND串由Active WL、通道WL（含dummy WL）和选择器（源极/漏极）组成。若其包含96个Active WL和总计115个栅极，则VCE为83.5%，计算方法为96/115×100%。VCE越高，对工艺集成越有利，能实现更低的纵横比和更高的生产效率。

Techinsights发现，在多代 3D NAND 产品中，三星始终以最高的垂直单元效率领跑行业。他们最新的多层V-NAND 在前几代以高效著称的基础上，拥有令人印象深刻的垂直单元效率。美光和YMTC也在其产品中展示了强劲的垂直单元效率数据，这反映出它们在减少虚拟栅极、通过栅极和选择栅极数量方面取得了显著进步，从而优化了垂直单元效率。

△3D NAND 垂直单元效率趋势

总结来看，三星每一代产品的VCE都是最高的，比如采用单层结构的128层是94.1%，176层COP V-NAND是92.1%，236层2nd COP V-NAND是94.8% 。YMTC的232层Xtacking 3.0的VCE是91.7%，美光232层是91%。KIOXIA 162层的VCE稍低一些，为88%。SK海力士238层共有259个门，VCE为91.9%，仍然低于三星的236L。

编辑：芯智讯-林子

得益于Kioxia的1000层NAND计划 SSD的大规模密度提升指日可待

日本内存制造商 Kioxia 有一些令人鼓舞的消息，可以提高固态硬盘的密度。在首尔举行的国际存储器技术研讨会上，该公司提出了一个雄心勃勃的路线图，即到 2027 年，3D NAND 闪存将达到惊人的 1000 层。但要达到这一目标并非易事。

日本媒体 PC Watch 对 Kioxia 的预测进行了报道，该预测从过去的趋势出发，对现有的 NAND 单元技术进行了改进。该公司预计，三年后 NAND 芯片密度将达到 100 Gbit/mm²，存储单元层数将达到 1000 层。要实现这一目标，必须保持每年 1.33 倍的增长速度。

3D NAND 的层数在迅速增加，从 2014 年的 24 层增加到 2022 年的 238 层，在不到十年的时间里增加了十倍。去年，SK Hynix 甚至展示了 321 层 1 Tb TLC 4D NAND 芯片样品。

然而，要达到四位数的层数并非易事。据存储新闻网站Blocks & Files 报道，利用 3D NAND 实现更高密度并不仅仅是在芯片上增加层数。每一层都需要一个外露的边缘来实现存储单元之间的连接，从而形成一个类似楼梯的芯片外形。因此，随着层数的增加，阶梯结构所消耗的面积也会大幅增加，从而抵消了部分密度的提升。

为了弥补这一不足，存储器制造商需要在垂直和横向上缩小 NAND 单元，同时过渡到 QLC NAND，与目前的 TLC 技术相比，每个单元封装 4 位。随着层数的增加，通道电阻和信号噪声也会成为成长的烦恼。

虽然 Kioxia 对这些技术障碍提出了合理的解决方案，但在财务方面，这种积极推进的可行性仍然是一个迫在眉睫的问题。

据报道，Kioxia 的生产合作伙伴西部数据（Western Digital）对 NAND 晶圆厂成本膨胀超过收入增长表示担忧。两家公司已经发布了拥有 218 层的 BiCS 8 技术，并讨论了多达 400 多层的 BiCS 9 和 10 技术。不过，1000 层节点似乎是一个雄心勃勃的长期目标，可能会考验西部数据对大量晶圆厂投资的胃口。

Kioxia 将采取何种措施来实现其内存密度梦想，我们拭目以待。这家制造商目前正与三星公司展开激烈竞争，因此 1000 层的目标非常有利可图。与西部数据就未来 NAND 扩展节点的速度和时间进行的艰难谈判可能还在后面。

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