3d nand存储你真的懂3D NAND闪存？｜半导体行业观察-行情-上海羊羽卓进出口贸易有限公司

3d nand存储你真的懂3D NAND闪存？｜半导体行业观察

发布时间 : 2024-11-24

作者 : 小编

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你真的懂3D NAND闪存？｜半导体行业观察

来源：内容由微信公众号半导体行业观察（ID：icbank）综合自「非凡创芯力」，谢谢。

从新闻到市场分析报告，我们看到很多关于 3D NAND 的报道，国内这几年投资兴建许多12吋半导体工厂，其中大多是晶圆代工或 DRAM 厂，排除外资所投资的半导体厂，长江存储 (YMTC) 的武汉新芯 (XMC) 是目前唯一即将量产 3D NAND 的国内厂家。武汉新芯已研发出 32 层 3D NAND 芯片，预计年底量产，不过据消息指出，截至九月底武汉新芯已有约 2,000 片产能。

本篇文章将带大家初步了解 3D NAND 是什么、为何发展 3D NAND 技术、3D NAND 有哪些技术发展，以及，它所带来的影响。

NOR Flash及NAND Flash

在开始之前，我们先来科普一下ㄧ些 Flash Memory 的基本知识。在半导体存储器领域，NAND 是 NAND Flash Memory 的简称，Flash Memory 在国内翻译为快闪存储器，简称闪存，是ㄧ种非易失性存储器 (Non-Volatile Memory，NVM)，也就是说当电源关掉，它所存储的数据不会消失。与之对应，大家常听到的 DRAM、SRAM 则是易失性存储器 (Volatile Memory， VM)，电源关掉，所存储的数据会消失。

闪存依存储单元 (Memory Cell) 结构的不同区分为 NOR Flash及 NAND Flash 二种，对于这二种闪存的差异，技术细节我们不在此细说，读者只需知道：(请参考下表)

NOR Flash:

有较快的读取速度，但写入及擦除则较慢，其容量也远小于 NAND Flash，但 NOR Flash 可存取至任何选定的字节。ㄧ般 IC 内之嵌入式闪存 (Embedded Flash) 均为 NOR Flash，主要用于存储行动装置及计算机内之启动、应用程序、操作系统和就地执行 (eXecute-in-Place，XIP) 的代码。NOR Flash 存储单元大小比 NAND Flash大很多，也由于存储单元的结构，NOR Flash 在本质上比 NAND Flash可靠。

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NAND Flash：

读取速度稍慢，但写入及擦除则相对较 NOR Flash 快很多，IC 容量可达 128GB 以上，但它无法存取至特定的字节，而是以小块 (Page) 方式处理数据。NAND Flash 通常被用来作为大量数据存储器，现在市面上 GB (Gigabyte) 级的 U 盘 (USB Flash Drive) 及 SSD 固态硬盘 (Solid State Drive/Disk) 均使用 NAND Flash。

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图片来源 : Created by Author

闪存缩放限制

(Flash Memory Scaling Limit)

小存储单元尺寸 (Cell Size)、高性能 (Performance) 以及低功耗 (Power Consumption) 一直是存储器业者持续追求的目标。越来越小的尺寸让每片晶圆可以生产更多的 die，高性能才能符合高速运算的需求，低耗电才能改善行动装置电池充电频率及数据中心系统散热的问题。而芯片工艺的每一次提升 (24nm → 14nm → 10nm…) ，带来的不仅仅是元件尺寸的缩小，同时也带来性能的增强和功耗的降低。

有个词称为 ”闪存的缩放限制” (Flash Memory Scaling Limit)，指出无论芯片上的元件能缩小多少，闪存都无法跟上步伐。这个限制过去十多年ㄧ直都没实现，然而，14nm 以下，半导体工艺迁移到 Fin-FET (Fin Field-Effect Transistor，鳍式场效应晶体管) 结构，一种新的晶体管，让这个 ”闪存缩放限制” 问题正式浮出水面，因为这技术无法直接套用在既有的闪存元件上。嵌入式 NOR Flash 在这方面目前似乎无解，幸好过去几年，ㄧ些新的存储器元件技术已被开发出来，嵌入式 NOR Flash 被取代应该只是时间早晚的问题，相反的，NAND Flash 业者却早已找到ㄧ些因应之道。

为了打破 ”闪存的缩放限制” 枷锁，确保能持续提供高容量、低成本的 NAND Flash，相关业者多年前就开始研发解决之道。主要的方向有:

3D NAND Flash :

把存储单元立体化

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多层单元 (Multi-Level Cell) :

让每个存储单元不只存储ㄧ个 bit



硅穿孔技术 (TSV，Through Silicon Via) :

让多颗闪存晶粒可以直接堆叠封装



很多文章将第ㄧ项及第三项混淆在ㄧ起，下面我们将ㄧㄧ介绍，协助大家了解。

3D NAND Flash

那到底什么是 3D NAND ? 它指的是 NAND 闪存的存储单元是 3D 的。我们之前使用的闪存多属于平面闪存 (Planar NAND)，而 3D NAND，顾名思义，就是它是立体的。Intel 用高楼大厦为例演释 3D NAND，如果平面闪存是平房，那 3D NAND 就是高楼大厦。把存储单元立体化，这意味着每个存储单元的单位面积可以大幅下降。下图为 Samsung Planar NAND 发展至 3D NAND (V-NAND) 的示意图。

图片来源 : Samsung V-NAND technology White Paper (Modi

左边二个是 Planar NAND，只是存储单元结构不同，由浮动栅结构 (Floating Gate) 迁移至电荷撷取闪存，亦即上图之 2D CTF (Charge Trap Flash)。然后是将 2D CTF 存储单元 3D 化变成 3D CTF 存储单元 (上图之 3D CTF)，最后通过工艺技术提升逐渐往上增加存储单元的 Layer 数，把存储单元像盖大楼ㄧ样越做越多层。Samsung 的 3D V-NAND 存储单元的层次 (Layer) 由 2009 年的 2-layer 逐渐提升至 24-layer、64-layer，再到今年 (2018) 之 96-layer。

图片来源 : Samsung V-NAND technology White Paper (Modi

近几年来许多大厂纷纷投入 3D NAND 的研发，但目前只有 Samsung、Toshiba/SanDisk/WD、SK Hynix、Micron/Intel 四组公司能够量产。各家的 3D NAND 存储单元及技术都不相同，也几乎每家公司都已宣布开发出 96 层 3D NAND，但目前量产的大多为 64 到 72 层的 3D NAND。

3D NAND 闪存工艺复杂，难度极高，因此厂商并非以最先进的工艺来研发生产 3D NAND。目前最先进的逻辑芯片工艺已来到 7nm，许多大厂目前量产的是 14nm，Planar NAND 也多使用 14nm 工艺生产，而 3D NAND 则大多使用 20nm 以上的工艺。下图是 Tech Insights 2018 最新整理的 NAND Flash Roadmap，包含 2D (Planar) NAND 及 3D NAND，注意到没，前面提到即将量产的长江存储 (武汉新芯) 已被纳入图表中，成为第五家有能力生产 3D NAND 的厂家。

图片来源 : Tech Insights NAND Flash Memory Technology/

多层单元

(Multi-Level Cell)

一般正常的存储单元，不管是 DRAM、SRAM、FLASH、ROM 等等，都只存储ㄧ个比特 (Bit) 的资料 (称为 SLC，Single-Level Cell)。为能更缩小存储单元尺寸，除了运用工艺持续做小及将存储单元 3D 化外，各厂商也将脑筋动到增加每存储单元能存储的 bit 数目上。简单的算数，当ㄧ个存储单元可以存储二个 bit 时 (称为 MLC，Multi-Level Cell)，其存储单元尺寸等同于减少ㄧ半 ; 存储三个 bit (称为 TLC，Triple-Level Cell)，则尺寸等同于原有的 1/3 ; 四个 bit (称为 QLC，Quad-Level Cell)，则存储单元尺寸只剩原有的 1/4。(注: 也许当年在定义 2-Level Cell 时没想之后还会有 TLC 及 QLC，因此以 MLC 代表 2-Level Cell)。

SLC 存储ㄧ个 bit 数据，也就是二个状态 (0，1) ; MLC 存储二个 bit 数据，所以是四个状态 (00，01，10，11) ; TLC 三个 bit，八个状态 (000，001，010，011，100，101，110，111) ; QLC 四个 bit，十六个状态 (0000，0001，…. 1111)，如下图所示。

图片来源 : Micron Official Website (Modified by Author

当然天下没有白吃的午餐，鱼与熊掌不可兼得，存储单元尺寸降低的代价是设计难度的提高以及性能的降低。为什么会如此？又是ㄧ个简单的算数问题。假设存储单元电压是 1.8V，对 SLC 而言，ㄧ个 bit 有二个状态，平均分配 1.8V 电压，每个状态可以分到 0.9V。对 MLC 而言，四个状态平均分配电压，每个状态可以分到 0.45V，以此类推，TLC 每个状态只可以分到 0.225V，而 QLC 更惨，每个状态只可以分到 0.1125V。在这么小的电压下，这么多的状态以极小的电压区隔，电压区隔越小越难控制，干扰也越复杂，而这些问题都会影响 TLC 或 QLC 闪存的性能、可靠性及稳定性，因而可以想见设计的难度有多高了。

另外如同上图所示，越往右，存储单元相对尺寸越小，因而成本越低。但其编程/擦除周期 (Program/Erase Cycle，简称 P/E Cycle，也有人称为擦写次数) 会大幅降低，同时读、写及擦除所需的时间也会增加 (性能降低)。擦写次数的降低为这项技术带来相当大的争议，因为擦写次数代表这闪存的寿命长短。如同上图所示，从 SLC 到 QLC，擦写次数由 10 万次降到只有ㄧ千次，吓坏ㄧ大堆人。

厂商当然也知道，他们用系统设计来弥补这项缺点。系统会控制平均分摊每一个区块的擦写次数，故障的区块也会被尚未使用的区块替换，以确保了闪存能持续运行。因为如此，即使每个存储单元只有ㄧ千次擦写次数，整颗闪存仍然可以从容的应付我们日常使用的需求。当然，这样的结果使得 TLC 或 QLC 只适用于消费者个人使用 (例如 SSD)，它是无法满足 Data Center 之类的企业需求的，因为商用，例如资料处理中心 (Data Processing Center)，的存储设备，其插写频率是相当相当高的。

硅穿孔技术

(TSV，Through Silicon Via)

硅穿孔技术其实与 3D NAND 工艺无关，严格来说，它属于ㄧ种封装技术。会拿出来讲主要是ㄧ方面它可让 3D NAND 闪存更上层楼，容量加大好几倍。另ㄧ个原因是因为有些人把它跟 3D NAND 存储单元的 layer 层数混淆了，他们把 32、64 或 96-layer 3D NAND 描述为把 32、64 或 96 个晶粒 (Die) 堆叠在ㄧ起，这是很大的误解。

TSV 技术已普遍用于 DRAM及 Flash 产品。以往ㄧ个 IC 芯片 (Chip) 只封装ㄧ颗晶粒，渐渐地为了降低成本、节省主机板空间及提高性能，多芯片封装 (MCP，Multi-Chip Package) 开始盛行 (如下图左方图示)。TSV 则是以工艺方式将 IC 基板 (Substrate) 穿孔，填入金属，让上下晶粒直接相导通 (如下图右方图示)，不仅省去像左方图示所显示封装打线 (Bonding)，更能进ㄧ步提升 DRAM 或 Flash 单颗芯片的容量、讯号品质、传输性能，以及降低传导杂讯干扰。

图片来源 : 3D NAND Flash Memory - Toshiba (Modified by

目前各家量产的 3D NAND 芯片大多只以 TSV 堆叠到 8 或 16 层 3D NAND 晶粒 (Die)。下表范例为 Toshiba 的 512GB (Gigabyte)/1TB (Terabyte) 闪存产品介绍，你可以清楚看到它使用 48-layer 的 3D NAND 存储工艺制造出容量为 512 Gb (Gigabit) 的闪存晶粒，再以 TSV 技术分别堆叠 8 或 16 个 die (在下表中是以 Number of Stacks 来表示堆叠数目) 来做出 512 GB (512Gb x 8) 或 1TB (512Gb x 16) 的闪存芯片。(注 : 小写的 b 代表 bit (比特)，大写 B 代表 byte (字节)，ㄧ个 byte 等于 8 个 bits)。

图片来源 : AnandTech Post : Toshiba Weds 3D NAND and T

所以，ㄧ个 NAND 闪存的晶粒 (die)，运用 3D NAND 技术，可以把多达 96-layer 的存储单元堆叠在一起，像盖摩天大楼ㄧ样。而为了增加每个封装芯片 (Chip) 的容量，厂商再把8个或16个晶粒 (die) 以TSV 的技术叠在ㄧ起去封装成芯片。这样应该清楚了吧!

结语

半导体工艺来到 14nm 以下，Fin-FET 技术让 NAND 及 NOR 闪存的发展碰到瓶颈。半导体大厂运用三项技术，亦即 3D NAND 存储单元技术、多层单元 (MLC/TLC/QLC) 技术，以及，硅穿孔 (TSV) 技术，让 NAND 闪存得以持续发展，许多大厂都已开发出 96 层 TLC 甚至是 QLC 的 3D NAND 闪存。

NAND 闪存芯片的容量在这几年快速提升，因而使得 NAND 闪存芯片成为行动装置及计算机内之大量数据存储器芯片。SSD 固态硬盘的容量已可做到 1TB (Terabyte) 等级，逼近 HDD 传统硬盘 (Hard Disk Drive)。虽然在未来几年 HDD 仍然有些许价格上的优势 (SSD 每 GB 的单价约为 $0.2~$0.3，是 HDD 的10 倍)，但由于 SSD 不像 HDD 有机械动作，速度、噪音及耗电也都比 HDD 好，已普遍受到ㄧ般消费者的欢迎，然而由于低擦写次数等限制，使得 3D NAND SSD 无法取代 HDD 在商用市场上的地位。

许多新型态的非易失性存储器已研发出来 (我们将另文介绍)，未来或许能取代现有的 DRAM/SRAM/Flash 存储器。在此之前，3D NAND 闪存应该仍可保有它的市场地位ㄧ段时间。

最后，附带ㄧ提，这个月初 (2018 年 8 月)，长江存储发表其称之为 Xtacking 的突破性技术。它将为其 3D NAND 闪存带来前所未有的 I/O 高性能、高存储密度，以及更短的产品上市周期。依据其新闻稿，Xtacking 技术只需一个处理步骤就可通过数百万根金属 VIA (Vertical Interconnect Accesses，垂直互联通道) 将二片晶圆键合接通电路 (注意是二片晶圆而非二颗晶粒)，其中一片晶圆是负责数据 I/O 及存储单元操作的外围电路，另一片晶圆则是 3D NAND 存储单元。这样的方式有利于 I/O 及控制电路以及 3D NAND Flash 各自选择其最合适的先进逻辑工艺，这 Xtacking 技术可以让其 NAND I/O 速度得以提升到 3.0Gbps (目前世界上最快的 3D NAND I/O 速度的目标值是 1.4Gbps)，与 DRAM DDR4 的 I/O 速度相当，这即将量产的国产 3D NAND 闪存值得期待。

3D NAND，可以怎么玩？

相信我们都有所体会，当我们在购买苹果手机时，不同的内存大小价格也差距很大，这个内存指得就是闪存（Flash），苹果是第一家利用闪存来存储数据的公司。闪存又包括NOR Flash和NAND Flash二种，不过NOR Flash的容量较小一般为1Mb-2Gb，而NAND Flash能提供极高的单元密度，可达到高存储密度，适用于大量数据的存储，因此也是主流的闪存技术。从2018年开始，全球大多数的智能手机都已开始使用3D NAND存储芯片，不仅是智能手机，3D NAND芯片在数据中心、云、服务器、SSD、PC等领域也非常受欢迎。

在3D NAND技术推出之前，NAND闪存均为2D平面形式。2D NAND架构的原理就像是在一个有限的平面上盖平房，平房的数量越多，容量也就越大。过往存储芯片厂商将平面NAND中的单元尺寸从120nm扩展到1xnm 节点，实现了100倍的容量。不过随着单元尺寸达到14纳米的物理极限，2D结构在扩展存储容量方面有着很大的局限性（当工艺尺寸达到一定阶段之后，闪存就很容易因为电子流失而丢失其中保存的数据）。

随着2D NAND的微缩达到极限，2007年东芝（现在的铠侠）提出了3D NAND结构的技术理念，3D NAND是行业的一个创新性方向。与减少每个节点单元尺寸的平面NAND不同，3D NAND使用更宽松的工艺，大约介于30 纳米到 50 纳米之间，它通过增加垂直层数来获得更大的存储容量。因此，我们也可以看到，目前主流的存储芯片制造商均在竞相通过增加3D NAND垂直门数，以此来提高存储密度。他们已经规划了下一代3D NAND产品，包括232层/238层，甚至更大到4xx层甚至8xx层。虽说都在盖楼，但是各家盖楼所采用的架构却有所不同。

3D闪存的概念图（图源：铠侠）

架构一：V-NAND，代表厂商：三星

2013年，三星率先推出了V-NAND闪存，其中的V代表Vertical，垂直的意思，这是一种通过垂直堆叠3D空间中的穿孔连接其单元层的解决方案。三星是世界上第一家开发和商业化3D内存解决方案的公司，也为存储器行业创造了全新的范例。

2013年，三星所开发的第一个 V-NAND闪存仅有24层，目前三星的V-NAND已经发展到第八代，它共有200多层。2022年11月7日，三星宣布已开始量产具有200层以上的第八代1 TB的3D NAND (V-NAND)，并计划根据消费者需求将其推向市场。而且三星的目标是到2030年实现1000层。V-NAND闪存不断发展，每一代新的V-NAND都带来了显着的性能提升，以及更低的功耗。

三星86 Gbit 32层第二代V-NAND的横截面

在此，值得一提的是，在V-NAND 128层以前，三星的V-NAND采用的是单层蚀刻技术，它通过圆柱形通道连接电池，能够一次堆叠超过100层，并通过10亿多个孔互连。除了其创新的结构，V-NAND还采用了电荷陷阱闪存 (CTF) 技术来消除单元间干扰。通过在电池中引入非导电的氮化硅层，CTF技术使V-NAND技术免受电荷泄漏和数据损坏的影响。凭借着这一超高纵横比 (UHAR) 孔蚀刻支持的单层技术，三星一直主导着128层的3D NAND。

但是单次刻蚀最多也就到128层，因此，在 128 层设备之外，许多竞争对手采用的都是双层方法，例如美光将两个88层的结构相互堆叠，从而形成一个176层的器件；英特尔的144L 3D QLC设计已经转向了3层堆栈：48 + 48 + 48层，这种方法更容易实施。层数越少，执行HAR蚀刻步骤就越容易。

到了第七代512Gb 176层的TLC芯片，三星开始采用COP（Cell-on-Periphery）结构，后续1Tb 238L TLC产品将是第二代COP TCAT V8 V-NAND。COP结构的存储单元阵列区域位于外围设备上方，但COP结构还是有部分外围设备仍位于单元外部，这意味着必须减少单元阵列以及单元阵列下方和旁边的外围区域，来减小芯片尺寸。

各家存储厂商3D NAND不同架构的比较

（图源：techinsights）

架构二：CuA，代表厂商：美光/英特尔

美光从第一代32层3D NAND就开始采用这种在芯片的外围逻辑上构建其3D NAND阵列的方法，美光将之称为是CuA（CMOS-under-array）。该架构为容量增长、密度、性能和成本改进提供了一种扩展方法。将NAND的位单元阵列堆叠成更多层，每平方毫米硅片提供更多bit，从而实现更高的密度和更低的每bit成本。

2022年7月下旬，美光宣布了其232层3D NAND，据美光称，此232层的3D NAND实现每平方毫米最高的TLC密度(14.6 Gb/mm2)。面密度比同类TLC产品高35%到100%。据美光的信息，该3D NAND设备分成六个平面（当今市场上的许多NAND设备只有两个平面，也有的前沿设计采用四个平面分区来通道命令和数据流），以实现更高的并行度，从而提高性能。在每个芯片的基础上，增加的并行性通过支持可以同时向 NAND 设备发出更多的读写命令，提高了顺序和随机访问的读写性能。就像高速公路一样，车道越多，拥堵越少，通过给定区域的交通流量就越大。目前美光的232 层 NAND已出货。

232层，2 stack CuA NAND

（图源：美光）

英特尔和美光此前研发了FG CuA 3D NAND，在此科普一下，NAND闪存的存储单元技术大致分为浮栅（FG）技术和电荷陷阱（CT）技术。FG技术存储单元有一个栅极（浮动栅极），它在单元晶体管的控制栅极和沟道之间电浮动，通过向浮动栅极注入电荷（改变单元晶体管的阈值）来写入数据。

此前的2D NAND闪存所使用主流技术正是FG技术，不过随着NAND闪存技术从2D走向3D，除了英特尔-美光联盟外，各大厂商都放弃了FG技术，转而采用CT技术，如上文中提到的三星。采用CT技术的主要原因是CT技术在制造通孔存储器时比FG技术简单。而FG 技术因其卓越的数据保留特性、高温特性和优于CT技术的可控性而受到高度评价。

英特尔-美光联盟开发的3D NAND闪存技术共有三代，第一代是结合了32层内存通孔和TLC（3bit/cell）型多级内存的硅die，内存容量为384Gbit。第二代全面引入了CuA技术,将层数增加一倍至64 层（2个32 层堆叠）的硅芯片，并与 TLC 和 QLC（4 bit/cell）多级存储器技术相结合实现了商业化。第三代达到96层（2个48 层堆叠），存储容量与二代持平，硅面积减少至76%左右。

Intel-Micron联盟的3D NAND闪存技术

（图源：pc.watch）

Intel 第四代的144层转向自研，该NAND string首次在source和bitline之间由三层（upper deck，middle deck，lower deck和48L）组成，并为TLC和QLC设备保留了FG CuA结构。每个deck都可以分配给 QLC 或 SLC 块的任意组合，以充分受益于英特尔在存储系统中的新的block-by-deck概念。

不过英特尔已经退出了3D NAND市场，以90亿美元的价格将该业务出售给了SK海力士。

架构三：BiCS，代表厂商：铠侠/WD/SK海力士

铠侠（Kioxia）和西部数据（WD）正在联合开发名为 BiCS Flash的3D NAND。铠侠的前身是东芝，如开头所述，东芝是世界上第一个发明闪存（1987年）并且提出3D NAND技术的公司。早在Kioxia还是东芝的时候，就与SanDisk建立了闪存合作伙伴关系，后来西部数据收购了SanDisk，东芝成为了Kioxia，两家便成立了合资企业Flash Ventures（FV），成为合作伙伴。FV由WD / Kioxia各拥有50/50的份额，晶圆产能也被分成50/50的份额。

KIOXIA于2007年在学术会议上提出了BiCS FLASH™“批处理技术”的概念。据铠侠对BiCS FLASH™“批处理技术”的解释是：在BiCS FLASH™中，有一个板状电极作为控制栅(下图中的绿色板)和绝缘体交替堆叠，然后垂直于表面同时打开(冲孔)大量的孔。接下来，在板状电极中打开的孔的内部部分填充(堵塞)电荷存储膜(粉红色部分)和柱状电极(灰色部分为柱状结构)。在此条件下，板状电极与柱状电极的交点为一个存储单元。在BiCS FLASH™存储单元中，电子在穿过柱中心的电极（灰色结构）和电荷存储膜（粉红色）之间交换。这样，存储单元不是一层一层地堆叠起来，而是先堆叠板状电极，然后在它们之间开一个孔，连接电极，这样就形成了所有层的存储单元一次性降低制造成本。

BiCs的基本流程

（图源：铠侠）

2015年铠侠&西部数据推出了48层BiCS 3D NAND ，2017年为64层，2018年为96层，2020年达到112层。2021年，铠侠和西部数据宣布了他们的第六代 BiCS 3D NAND 技术，该技术有162层，这也是采用CuA概念的第一款产品。西部数据透露的路线图中显示，下一代“BiCS+”将在2023 年底推出，层数应增加到200多个。

西部数据的NAND发展路线图

（图源：西部数据）

作为全球最主要的NAND闪存公司之一，SK海力士是最后一家开发3D NAND闪存技术的公司。据Tech insights的分析，从2015年到2019年，SK Hynix陆续开发了四种类型的存储单元阵列：2015年至2016年开发的首个存储单元阵列采用类似于Kioxia开发的称为“ SP-BiCS”的单元阵列“ P-BiCS”的结构，似乎是32层；2017年其又开发了存储单元阵列的改进版本—“ DP-BiCS Gen1”，估计为48层；2018年，SK海力士开发了一种名为“ DP-BiCS Gen2”的存储单元阵列，该阵列具有将存储堆栈分为两个“层”（也称为“甲板”）的结构，估计为72层。

SK海力士的3D NAND架构发展

（图源：Tech insights）

架构四：4D PUC，代表厂商：SK海力士

2018年11月，从第四代96层3D NAND开始，SK海力士推出了新的命名法——4D PUC（Periphery Under Cell），PUC是一种将外围电路重新定位到电池底部的技术，如下图所示。尽管有这个名字，该公司并没有在四维空间中创建产品，“4”这个数字所代表的其实是一种先进性（而不是指进入第四维度）。它是3D架构变体的商品名，首批所谓的4D NAND设备提升了CTF（电荷撷取闪存）NAND阵列下的外围电路，从而在芯片上节省更多空间，并进一步降低生产成本。按照SK海力士的说法，与3D相比，4D 产品单位单元面积更小，生产效率更高。

SK海力士对4D NAND的解释

（图源：SK海力士）

98层之后，SK海力士陆续开发出128层、176层3D NAND。2022年8月，SK海力士宣布已开发出世界最高238层4D NAND闪存，也是尺寸最小的NAND，预计2023年上半年开始量产。SK 海力士目前的4D NAND技术现已被公认为行业标准。

PUC架构使得4D NAND允许在固定区域内实现高密度，减小了芯片尺寸，但缺点是堆叠技术可能在未来达到极限。SK海力士计划以多站点电池（MSC）为核心来克服这一障碍，通过微制造将现有电池分成两个较小的电池来存储数据，减少电池堆叠的数量，同时水平扩展电池密度，这也是SK海力士 4D 2.0的技术概念的核心要素之一。

架构五：Xtacking，代表厂商：长江存储

3D闪存中除了存储阵列之外这些外围电路会占据相当大的芯片面积，可以看出，上述这些存储厂商所采用的架构大多是是将外围电路放到存储单元下方。而长江存储所采取的是与其他公司完全不同的方法——Xtacking。

Xtacking技术是把存储阵列和外围电路分开来做，分别在两个独立晶圆上加工，虽然NAND闪存不适合用更先进的制程来加工，但是外围的电路却可以。两部分选用合适的工艺节点完成后，完成的内存阵列晶圆通过数十亿个垂直互连通道(VIAs)连接到外围晶圆。如下图所示，将外围电路位于内存之上，然后通过铜混合键合技术堆叠并连接它们，可实现更高的位密度。但是这种粘合技术仍然很昂贵。

图源：长江存储

总结

迄今为止，主流的3D NAND架构大抵有以上这五种：V-NAND、BiCS、CuA（COP）、4D PUC和Xtacking。然而就像盖高楼大厦一样，简单的堆层数不是最终目的，高楼不仅要高，还要保证可以通过安全高效的电梯轻松抵达，即每个存储芯片内部的V-NAND能否以更快、更高效、更省电的方式继续上升？这就非常考验各家的本领。随着NAND技术的进步，局限性也将浮出水面。

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