长江存储nand 代工全球存储巨头争相扩产，中国厂商入局能否打破“铁三角”格局？

发布时间 : 2025-02-24

作者 : 小编

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全球存储巨头争相扩产，中国厂商入局能否打破“铁三角”格局？

作为芯片进口大国，中国一年3000亿美元的芯片进口中，就有超过800亿美元来自于内存芯片，包括了DRAM芯片和NAND芯片。而在芯片缺货潮下，全球市场对于存储芯片的需求更是不断攀升。

6月29日，有消息称韩国存储器巨头SK 海力士将针对 2 月份才落成的 M16 新晶圆厂投资 8000 亿韩元（约人民币 45亿元），用以采购包含 EUV 在内的生产设备。该工厂预计在今年年底前达到每月量产 1.8 万片 12 寸晶圆的目标。

而在此前，三星以及美光均对外发布了相关芯片的扩产计划。

同样在国内，也形成了以长江存储、合肥长鑫和福建晋华为首的国产存储阵营。根据世界半导体贸易统计组织数据显示，我国存储芯片市场规模从2015年的45.2亿美元已上升至2020年的183.6亿美元，业内预测，到2024年，国内存储芯片的市场规模有望突破500亿美元。

存储芯片价格两个月涨20%

炒内存条曾经被业内称为“比炒房还要赚钱的生意”。”

随着智能手机、服务器等终端的需求量激增，DRAM（主要包括PC内存、移动式内存、服务器内存）价格一路飙升。分析机构指出，DRAM Q2报价涨幅已进入全年峰值，从4月至6月累计涨幅将达到20-25%。

全球市场研究机构TrendForce集邦咨询表示，受今年上半年各终端买方积极备库存的带动，使存储器原厂库存偏低，目前DRAM原厂平均库存仅3~4周，NAND Flash供应商平均库存则为4~5周。存储器供应吃紧，上半年DRAM涨幅达20%。该机构预估，第三季整体DRAM价格将续涨约3~8%，NAND Flash则受enterprise SSD及wafer需求攀升，整体价格季涨幅将由原先的3~8%，上调至5~10%。

“目前仍在涨价阶段。”TrendForce集邦咨询分析师吴雅婷对第一财经记者表示，受惠于制程转换不易导致供给缩减等因素带动，供给位元成长低于需求位元成长，使得今年度DRAM呈现供货吃紧市况，价格持续走高。

吴雅婷对记者表示，目前的DRAM市场仍然由三星、SK 海力士以及美光三强鼎立，呈现“寡占”市场格局。

可以看到，存储产业一直是韩国半导体产业构成中重要的一环。在今年年初，韩国政府公布的半导体强国目标十年规划中就提到，到2030年，以三星和海力士为首的153家公司将总计投资超过4500亿美元用于半导体研发和生产。而海力士此次对EUV光刻机的投资也被业内视为存储器芯片扩产计划中的重要一步。

此外，过去EUV光刻机设备主要用于逻辑芯片代工，但随着三星在2020年将EUV光刻机导入第一代10纳米级（1x）DRAM存储器芯片量产的举动，标志着DRAM存储器芯片进入EUV时代。除此以外，三星还计划将在2021年大量生产基于第四代10纳米（1a）EUV工艺的16Gb DDR5/LPDDR5。

巨头的不断投入也在推高市场的整体增长。世界半导体贸易统计组织预计，2021年全球半导体总产值有望达到5272亿美元（约33700亿人民币），同比增长19.7%，其中存储芯片的产值将以31.7%的增幅高居第一。

国产企业追赶

在国家大力支持半导体产业发展的大背景下，中国半导体存储器基地于2016年开工建设，中国存储芯片也迎来了大发展。

虽然达到“技术自主研发”与“稳定量产规模”的目标仍需要时间，但目前国内企业已经形成了以长江存储、合肥长鑫以及利福建晋华为主的国产存储阵营。

6月28日，合肥长鑫第二期12寸厂房举行奠基仪式，有消息称新厂房是为未来进入1y nm以下工艺节点（接近15纳米工艺）所做的前期准备。但官方并未对这一消息予以确定。

不过可以看到，过去几年，合肥长鑫正在寻求DRAM内存芯的技术突破。

在2019年，合肥长鑫量产了19nm工艺的DDR4、LPDDR4内存，也是全球第四家DRAM产品采用20nm以下工艺的厂商。根据目标规划，今年将完成17nm技术研发。

而在今年3月，合肥产投集团在其官微提到合肥长鑫发展情况时指出，目前长鑫12英寸存储器晶圆制造基地项目总投资1500亿元，截至2020年底，合肥长鑫12吋存储器晶圆制造基地项目提前达到预期产能。

而另一家存储企业，长江存储CEO杨士宁(Simon)曾说过：“存储不是一个好做的行业，比我在英特尔做CPU还要难。”

但经过三年的技术攻坚，长江存储芯片月产能已达到30万片，产品覆盖64层3D NAND闪存和128层3D NAND闪存规格多款产品。此前华为mate40系列使用的闪存，出自长江存储的64 层 3D NAND。

此外，国家已出台一系列产业政策，支持存储产业发展。

但随着中国存储器厂商陆续进入设备安装阶段，市场的变动也在“挑战”着国际巨头们的神经。

半导体调研机构IC Insights总裁曾表示，三星、海力士和美光占据着市场95%以上的份额，在专利侵权方面倾向于相互之间睁一只眼闭一只眼，理论上，由于它们都拥有如此庞大的专利库，所以彼此之间的专利争夺战是没有任何意义的。“但是，如果一家新公司进入市场，他们将不会给予这样的优待。”对于三星和海力士来说尤其如此。

换言之，目前国产存储企业面对的挑战是一场长距离赛跑，当面对巨头们打出的“反周期定律价格战”、“技术专利战”时应该随时有所准备。

武汉新芯3D IC技术平台，实现晶圆堆叠无限可能

根据调研机构 Yole 统计，3D IC(三维集成)整体市场规模（涵盖3D SoC、2.5D Interposer/Foveros、HBM、CIS等）在 2020 年约 30 亿美元出头，预计 2023 年将成长至 60 亿美元，其中，年复合成长率最高的是 3D SoC，其次是高带宽存储 HBM。

虽然 3D IC 技术已经是当今半导体产业炙手可热的议题，引发英特尔、台积电、三星等重兵投入，但在图像传感器 CIS 领域，3D IC 技术早已十分普及。

武汉新芯从 2012 年投身 3D IC 技术研发 CIS 产品，至今累积了超过 84 万片晶圆出货量。

武汉新芯 3D IC 技术的缘起

成立于 2006 年的武汉新芯，是华中地区第一个 12 寸半导体项目。

2012 年武汉新芯开始与 CIS 大厂豪威 OmniVision（已被韦尔半导体收购）合作，切入 CIS 技术与产品线。这奠定了今日武汉新芯晶圆堆叠技术的基础，公司更将 3D IC 技术作为晶圆代工业务发展的主要平台之一。经过多年技术积累，武汉新芯已成为全球少数可提供 3D IC 代工的半导体企业之一。

2019 年 9 月，武汉新芯的母公司长江存储正式量产 64 层 3D NAND 存储芯片，其采用的 Xtacking 技术便是源于武汉新芯的 3D IC 技术，成为武汉新芯 3D IC 技术在除 CIS 之外的又一应用实例。

把两片晶圆堆叠一起，已经是现在很前瞻的技术，但武汉新芯并不满足于此。

武汉新芯晶圆代工部门业务兼行销总监沈亮表示，公司正在开发多片晶圆堆叠技术，后续计划是实现 die to wafer 堆叠技术。

3D IC 技术已经广泛应用于 CIS 产品

为什么 CIS 是目前 3D IC 技术应用最广的领域？

随着消费类产品的持续升级，大家都在同时追求更高的性能和更小的元器件尺寸。为了缩小芯片面积，遵循摩尔定律来进行晶体管微缩是通常的做法，但 CIS 芯片却无法这样做。原因在于感光芯片对进光量有一定要求，尺寸过小会影响进光量，所以需要平衡尺寸和进光量之间的关系。

所以，采用 3D IC 技术将感光芯片和逻辑电路上下堆叠起来，减小了芯片整体面积，同时保证了一定的感光面积，兼顾了性能和尺寸需求。

3D IC 应用的创新范例

以长江存储 64 层 3D NAND 闪存举例。它作为全球首款基于 Xtacking 架构设计并实现量产的闪存产品，拥有同代产品中最高的存储密度。

Xtacking 可实现在两片独立的晶圆上分别加工外围电路和存储单元，这样有利于选择更先进的制造工艺。

当两片晶圆各自完工后，创新的 Xtacking 技术只需一个处理步骤就可通过数十亿根垂直互联通道（VIA）将两片晶圆键合。相比传统 3D NAND 闪存架构，Xtacking 可带来更快的 I/O 传输速度、更高的存储密度和更短的产品上市周期。

3D IC 技术最理想境界：存算一体

现在人工智能是大家都非常关注的应用，解决方案有 CPU、GPU、ASIC 等，但是随着算力需求的增加，这些方案都面临“存储墙”的问题，即 CPU 和内存之间的数据传输带宽成为了瓶颈，影响了整体处理能力的提升。

最理想的解决方案，其实是在 3D 技术架构下，打造真正的存算一体，突破“存储墙”的限制。

武汉新芯已经在 2D 技术下，以 NOR Flash 架构做卷积运算，做出可工作的 AI 加速器。但是，受限于 2D 技术的周边电路结构，NOR Flash 的逻辑部分无法完成数据的快速处理。

如果采用 3D IC 技术，可以直接将一颗处理器和一颗 NOR Flash 芯片堆叠在一起，在NOR Flash中实现卷积运算和存储，在处理器和 NOR Flash 之间则可以实现数据快速传输，这样在一颗芯片中就能实现人工智能的数据运算和处理，同时，还可以用 NOR Flash 的一部分作为处理器的 embedded flash。

随着逻辑工艺进入 7nm 和 5nm，最终目的不是节省成本，而是提升性能和缩减尺寸，但有太多无法通过工艺缩小的电路，例如模拟、I/O、嵌入式闪存等，却又占据很大的逻辑晶圆面积，成本高昂。

如果逻辑电路放到一片先进工艺的晶圆上，模拟等电路移到另一片成熟工艺的晶圆上，再通过 3D IC 技术实现全带宽互联，则可以有效提高处理性能同时降低成本。

AMD 于 2019 年初发布的新一代 CPU 便印证了这样的概念，CPU 核心用 7nm，但是 I/O 芯片是 12nm/14nm，虽然还没用到晶圆级堆叠，已然证明不同工艺的组合确实可以实现成本可控，同时不损失性能。

3D IC 技术的发展路径

3D IC 技术可以协助实现创新，但也有几个痛点是无法回避的。

首先，两片堆叠的晶圆 die size 必须要做到尽量相同，才能实现晶圆级互联时， die之间的对准。

第二个是良率控制的问题。如果两片晶圆的良率没有控制好，堆叠后的良率会比较低。

这也是为什么目前 3D IC 技术多用在 CIS 和存储上，因为 CIS 良率容易控制，而 NAND Flash 可以透过修正方式提升良率。

所以，对于 3D IC 项目，我们推荐的合作模式是：在项目早期，武汉新芯就希望和芯片设计公司、EDA 软件厂商、终端客户来一起合作，定义产品架构、进行测试方法的开发和验证、完成容错算法，确保产品开发和系统开发同步，提高产品的良率。

看好 3D IC 技术的前景和高技术壁垒，武汉新芯擘画了三个阶段的 3D IC 技术目标：

第一阶段：2020 年 Hybrid Bonding 技术，实现两片晶圆堆叠的非存储类产品量产。

第二阶段：2021 年 M-stacking 技术量产，实现三层及以上的多片晶圆堆叠。

第三阶段：2022 年 Hi-stacking 技术量产，实现晶圆和 die 堆叠整合。

沈亮指出，第一阶段的 Hybrid Bonding, 越来越多地被客户青睐，用于“存算一体”类人工智能产品。同时在新兴的 d-TOF 上亦将发挥重要作用，由于器件利用直接飞行时间测距，计算量要求比传统 CIS 高，必须采用 Hybrid Bonding 连接方能达到更好的性能和用户体验。

第二阶段的多片晶圆堆叠 M-stacking 技术，是把 DRAM 晶圆也堆叠上去，可作为数据缓冲，实现对存储体的高速数据存取。现阶段采用后段封装工艺制造的 HBM，因其凸点工艺的局限，存在散热性能差、连接数少等先天弊端，影响存储容量和带宽提升空间。针对此问题，利用多片晶圆堆叠技术工艺精度高、连接热阻低和生产效率高的优势可大幅度提升性能。

第三阶段的 Hi-stacking 技术可提供晶圆和 die 堆叠在一起的多层解决方案，不再受上下 die 尺寸要求一致的限制，从而使堆叠方案更灵活，提升堆叠后产品的良率，降低产品成本。

目前武汉新芯已经和多家客户开始以上项目的合作研发。