nand型闪存原理闪存，正式进入232层时代

发布时间 : 2024-11-24

作者 : 小编

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闪存，正式进入232层时代

昨日晚间，闪存大厂美光正式宣布，公司的232层3D NAND Flash正式量产。

按照美光介绍，这是闪存行业首次跨入两百层。与前几代美光NAND相比，新产品具有业界最高的面密度，可以提供更高的容量和更高的能效，从而为从客户端到云的数据密集型用例提供一流的支持。

“美光的 232 层 NAND是存储创新的分水岭，它首次证明了在生产中将 3D NAND 扩展到超过 200 层的能力，”美光技术和产品执行副总裁 Scott DeBoer 说。“这项突破性技术需要广泛的创新，包括创建高纵横比结构的先进工艺能力、新型材料的进步以及基于我们市场领先的 176 层 NAND 技术的领先设计增强。”Scott DeBoer进一步指出。

除了美光以外，三星和铠侠也都在争先恐后的涌向两百层的闪存。此外，也有报道指出，国内闪存企业长江存储也将跨过一代，直接迈向232层存储。由此可见，属于闪存的新一轮争霸战正式开打。

美光“层数”的率先突破

在闪存堆叠的早期，韩国巨头三星一直是领先者。但美光却在后续的发展中迅速追上，并终于在176层闪存上实现了完美超越。而这次232层NAND Flash的量产，更是将美光的领先优势进一步扩大。

从原理上看，3D NAND Flash是通过在垂直堆栈中将多组单元相互层叠来制造的。闪存芯片中的层数越多，容量就越高。目前，所有制造商目前都在制造 100 层以上的芯片。美光则声称，其量产的232 层技术代表了世界上最先进的NAND。

据美光介绍，公司新的232层闪存拥有业界最快的 NAND I/O 速度——每秒 2.4 GB (GB/s)。这一速度比美光 176 层节点上启用的最快接口快50%。与上一代闪存相比，232 层 NAND 还提供高达 100% 的写入带宽和超过 75% 的读取带宽提升。

此外，232层NAND推出全球首款六平面（six-plane）TLC量产NAND。在所有 TLC 闪存的每个die中，其所具有的的平面（plane）是最多的，并且每个平面都具有独立的读取能力。美光的 232 层 NAND 还是首款支持 NV-LPDDR4 的生产产品，这是一种低压接口，与之前的 I/O 接口相比，每比特传输节省 30% 以上。

能够实现这样的速度提升，这当然主要得益于美光在技术上的创新。

据anandtech报道，从技术角度来看，美光的232L NAND进一步建立在美光那一代磨练出来的基本设计元素之上。因此，我们再次关注弦堆叠设计（string stacked design），美光使用一对116层decks，高于上一代的88层。反过来，116层decks也是值得注意的，因为这是美光第一次能够生产超过100层的单一deck，这一壮举以前仅限于三星能做到。这反过来又使美光能够仅用两层decks生产尖端的NAND，随着公司推动总层数超过300层的设计，这可能在更长时间内是不可能的。

美光的 NAND 平台继续使用其电荷陷阱（charge-trap）、CMOS under Array (CuA) 架构构建，该架构将 NAND 的大部分逻辑置于 NAND 存储单元之下。美光长期以来一直认为这是他们在 NAND 密度方面获得持续优势的原因，而这在他们的232层 NAND上再次展现。美光声称，他们已经实现了 14.6 Gbit/mm²的密度，比他们的 176L NAND 密度高约 43%。而且，根据 Micron 的说法，密度比竞争对手的 TLC 产品高 35% 到 100%。如此高的密度使美光最终能够生产出他们的第一个 1Tbit TLC 裸片，从产品化的角度来看，这意味着美光现在还可以通过堆叠 16 个 232L 裸片来生产 2TB 芯片封装。

与此同时，美光也一直在研究其芯片封装的尺寸，因此虽然更大的容量意味着他们的芯片尺寸逐代增加（根据美光的密度数据，我们估计约为70.1mm ²），他们仍然将芯片封装缩小了 28%。因此，单芯片封装从12mmx18mm(216mm²) 缩小到 11.5mmx13.5mm (~155mm²)。因此对于美光的下游客户来说，美光 NAND 的更大容量和更小封装的结合意味着设备制造商可以减少分配给 NAND 封装的空间量，或者转向另一个方向并尝试塞进更多的封装进入相似数量的空间。

此外，美光还在新产品的外围逻辑上实现了最新一代的 ONFi。

ONFi 于 2021 年完成，现已推出第一批 NAND 产品，这种技术将控制器-NAND 传输速率提高了 50%，达到 2400MT/秒。ONFi 5.0 还引入了一种新的 NV-LPDDR4 信令方法，该方法具有相同的 2400MT/s 速率，但由于它基于 LPDDR 技术，因此功耗更低。据美光公司称，他们发现每比特能量传输节省了 30% 以上，从而线束降低了能耗。尽管与往常一样进行此类比较，但值得注意的是带宽增益超过了节能（50%对30%）。

按照美光在投资者日的分享，未来会有五百层的NAND Flash规划，但他们并没有公布具体的时间表。

其他巨头的亦步亦趋

在美光高调宣布232层闪存量产的同时，其他存储巨头也在暗中发力。

首先看三星方面，据韩媒businesskorea今年年初的报道，三星电子将在 2022 年底推出 200 层或更多层的第八代 NAND 闪存。业内人士认为，三星已经通过“双堆叠”的方式获得了 256 层技术。报道进一步指出，三星电子将成为第一家通过在 128 层单堆栈中增加 96 层来发布 224 层 NAND 闪存的芯片制造商。与 176 层芯片相比，224 层 NAND 闪存可以将生产力和数据传输速度提高 30%。而这背后的技术支柱则是来自三星V-NAND技术。

三星表示，自2013年推出以来，V-NAND一直是存储业内最成功的技术之一。它不仅仅是在越来越宽的小城市街道上一个接一个地延伸存储芯片，而是使打开一扇相当于摩天大楼存储设计的大门，重塑了这个行业！三星进一步指出，在从 100+ 层扩展到 200+ 层的过程中，他们希望将其尖端的 V-NAND 摩天大楼彼此堆叠（由绝缘层隔开），这正是上面说的“128+96”的设计方式。按照三星预计，这种所谓的串堆叠可能是推动 V-NAND 向前发展的最有效方式。当然，额外的 3D 工艺改进改进也是需要的。

相关报道也指出，三星新技术的存储密度较之上一代增加了40%左右。V-NAND V8闪存的单核容量也从之前的512Gbit翻倍到1Tbit，性能也更强。IO接口速率则直接从2Gbps提升至2.4Gbps，性能更兼容最新的PCIe 5.0标准。得益于更大的存储容量。V-NAND V8闪存的厚度还是可以控制在合理的水平，封装512GB容量不超过0.8。

在三星以外，另一家韩国巨头SK Hynix也被报道也在追求200+层的闪存。相关报道指出，SK海力士有望在2023年推出其200+层的产品，但从他们官方，我们目前还没有任何相关信息传出。不过从公司更早之前的报道可以看到，4D NAND Flash技术也许会是SK海力士征服这个市场的“杀手锏”。

SK海力士表示，3D-NAND具有存储容量随着通过三维堆叠堆叠的层数的增加而增加的结构。3D-NAND使用堆叠多层氧化物-氮化物的方法，在其上形成称为“plug”的垂直深孔，然后在其中形成由氧化物-氮化物-氧化物制成的存储器件。通过这种方法，可以通过少量的工艺同时形成大量的细胞。在 3D-NAND 中，电流流过位于圆柱形单元中心的多晶硅通道，并根据存储在氮化硅中的电荷类型存储编程和擦除信息。

在SK海力士看来，虽然3D-NAND 的核心技术是实现更高层数的三维堆叠，这在过去几代了发展也不错，但为了在3D-NAND之后进一步最大化存储容量，SK海力士开发了一种4D-NAND，可以使芯片尺寸更小。从技术上看，4D NAND就是在3D NAND单元下方形成外围电路，以消除外围电路占用的面积，从而最大限度地提高存储容量并降低NAND闪存的成本。

在更早之前的2019年，SK海力士曾经做过非常大胆的预测，那就是到2025年推出500 层堆叠产品，到2023年，更是将其4D NAND Flash堆叠提升到800+。但从目前看来，这实现起来似乎有点困难。

今年早些时候，西部数据与合作伙伴 Kioxia 也分享了他们的闪存路线图。据介绍，该公司计划很快推出其第 6 代 BiCS，它将在 TLC 和 QLC 配置中具有 162 层。他们同时还指出，公司即将推出的具有超过 200 层的 BiCS+ 内存，该内存将于 2024 年推出。与 BiCS6 相比，它的每个晶圆的位数将增加 55%，传输速度提高 60%，写入速度提高 15%。

在去年九月份接受半导体行业观察等记者采访的时候，铠侠方面曾经表示，从162 层闪存开始，公司开始采用CMOS电路配置在存储阵列下方的CUA结构。据了解，这种设计的芯片厚度会大于CAN结构，但铠侠表示，从单片晶圆中产出的芯片数量的增加可以弥补生产时间变长的影响。面向未来铠侠后续还将引入CBA结构，即CMOS／存储阵列键合，存储阵列和周边电路会分别生产。最终，将两片晶圆键合在一起以形成一个存储器芯片。除此以外，PLC和Twin BiCS也是铠侠提升平面存储密度的重要途径。

所谓PLC，是penta level cell的简称，这是一种存储5电位的设计。但铠侠并不满足于此，在之前的学术会议上，铠侠还谈到了存储6电位的HLC（hexa level cell）和存储8电位的OLC（octa level cell）。

至于Twin BiCS，则是铠侠在2019年推出一个闪存新技术。据介绍，这是全球首个3D半圆形分裂浮栅极闪存单元。其使用的技术主要有半圆形、分裂、浮栅极，简单来说就是将传统的浮栅极分裂为两个对称的半圆形栅极，利用曲率效应提高闪存P/E编程/擦除过程中的性能。

按照铠侠介绍，他们计划在未来十年内构建 500 层以上的 NAND Flash。

此外，有报道指出，国内闪存新秀长江存储的闪存层数也会直接从128层跃升到232层，并于今年年底量产。关于这个消息，并没有办法求证。我们仅将其列举在此，以供大家参考。

NAND Flash何去何从？

从上文的介绍可以看到，自闪存进入了3D时代，围绕在层数的竞争正在愈演愈烈，甚至有专家预研，未来甚至可能会出现1000层的3D NAND Flash。但正如铠侠在接受半导体行业观察采访的时候所说，这种高层数闪存的出现，会增加闪存的制造时间和成本，这也是他们探索横向发展3D 闪存的原因。

欧洲知名机构imec也表示，为了维持 NAND-Flash 路线图，一些主要厂商最近宣布将层数进一步增加到 500 层或更多。按照这个趋势线，这个数字将在十年结束前增加到 1000。他们也同意，暴增的层数会带来更高的处理复杂性，也会挑战沉积和蚀刻工艺，并导致应力在层内积聚。这也是类似三星这样的NAND-Flash 制造商最近开始将层数分成两（或更多）层，并将单独处理的层堆叠在一起的原因。

但在他们看来，在更遥远的未来，预计我们将需要更多颠覆性的“后 NAND”创新来继续实现闪存的密度缩放，从而为进入Tbit/mm²时代做准备。基于这样的考虑， imec将GAA NAND-Flash 纳入了路线图。（具体参考我们之前的文章《NAND Flash何去何从，3D FetFET将担当重任》）

从很多的报道可以看到，各种新型存储也将有望在未来扮演替代者的角色。不过短期看来，NAND Flash还将是存储世界的重要组成，这是毫无疑问的。

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NOR闪存基础知识

电子产品因数据存储、内部指令执行、系统数据交换等功能需要，往往在设计上有一定存储空间的需求。单片机自身的存储有时不能满足实际应用的需要。因此，电子工程师在产品设计时会采用各种闪存（Flash Memory）芯片。

NOR闪存和NAND闪存

嵌入式工程师或者电子工程师在选择闪存时必须考虑很多因素：采用哪种类型的架构（NOR或NAND）？是选择串行接口（serial）还是并行接口（parallel）？是否需要纠错码（ECC）？等等。如果处理器或控制器只支持一种类型的接口，选择起来就相对容易。然而现实情况往往并非如此。这里我们先来认识一下闪存的两种架构：NOR和NAND。

NOR架构的布线和结构如下图所示。每个记忆单元互相独立，都有一段直连到地，组成一个类似NOR闸（或称“或非门”）的电路。当两个字线中有一个字线（Word Line）被拉低（0）时，相应的位线（Bit Line）就会被拉高（1）。而想要位线被拉低，则需要两个字线都拉低。

NOR Flash 闪存在硅上的布线和结构 (图片来源：维基百科)

NAND架构的布线和结构如下图所示。多个（通常是8个）记忆单元以类似NAND闸（或称“与非门”）的方式彼此串联。当所有的字线都拉高（1）时，位线就被拉低（0）。

NAND Flash 闪存在硅上的布线和结构 (图片来源：维基百科)

NOR闪存架构提供了足够的地址线来映射整个内存范围。这使其具有随机访问和读取时间短的优势，成为“代码执行”的理想选择。NOR架构另一个优点是在闪存的使用寿命内每个储存单元的好坏情况都是可知的。缺点包括单元尺寸较大，导致每比特成本较高，且写入和擦除速度较慢。

相比之下，NAND架构与NOR架构相比，单元尺寸更小，写入和擦除速度更高。缺点包括读取速度较慢，且采用I/O映射型或间接接口，比较复杂，不允许随机访问。另一个主要缺点是存在坏块。NAND Flash在出厂时通常有98%的单元正常工作，在产品的整个使用寿命中可能会发生额外的故障（坏块），因此需要在器件内部设置纠错码（ECC）功能。

总结NOR架构与NAND架构的区别如下：

一般来说，对于需要较低容量、快速随机读取访问和较高数据可靠性的应用，如代码执行所需，NOR闪存是一个很好的选择。比如，在物联网和人工智能技术蓬勃发展的今天，NOR闪存就可以应用在很多设备上来存储、运行程序以让产品更加智能。而NAND闪存则是数据存储等应用的理想选择，因为这些应用需要更高的内存容量和更快的写入和擦除操作，因此SSD等都是使用NAND闪存。

目前NOR闪存市场占有率排名靠前的有华邦（台湾）、旺宏（台湾）、兆易创新（中国大陆）、赛普拉斯（美国）、美光（美国）。行业内主流NOR Flash产品的工艺节点仍为65nm。合肥恒烁半导体在2020年4月推出50nm高速低功耗产品，中国大陆半导体厂家已经开始在NOR闪存的赛道奋起直追。而NAND 市场占有率主要集中在三星（韩国）、东芝（日本）、西部数据（美国）、美光（美国）、英特尔（美国）、SK海力士（韩国）等传统大厂手上，国产厂商与之还存在一定技术差距。但也有好消息传来：长江存储在2020年初宣布将跳过96层，直接量产128层闪存，惟具体时间表还没有公布。

NOR闪存的电气接口

NOR闪存刚问世时，采用的是带有并行地址和数据总线的并行接口。随着密度的增长，并行接口的信号数逐渐提高，使得电路设计变得更加困难。在这种情况下NOR闪存的接口开始向串行发展，但相较并行接口其性能受到一定的影响。下面讨论几种采用不同接口方式的NOR闪存。

并行NOR闪存的电气接口

顾名思义，并行NOR闪存使用类似SRAM的并行地址和数据总线与存储器控制器进行接口。市场上的并行NOR Flash器件一般支持8位（8-bit）或16位（16-bit）数据总线。地址总线的宽度取决于Flash的容量。地址总线的宽度可以用以下公式计算：

总线宽度 = log2 (以bit计的总容量 / 以bit计的数据总线宽度)

根据此公式我们可以算出具有16位数据总线的2-Gbit（256MB）NOR闪存将有27条地址线。一个256MB的内存如果使用并行接口的话，算上片选、重置等脚位后将会有30多个电气接口，给电路设计带来很大的难度。

我们再来看看除了地址线以外并行接口还需要哪些信号：

并行NOR闪存的接口方式(图片来源：赛普拉斯)

不难看出并行NOR闪存使用的接口数会非常多，给电路设计带来很大困难。因此目前大多数的NOR闪存都采用了串行接口。

串行NOR闪存的电气接口

串行接口的接口数量大大减少，可以实现更小的器件封装和更简单的PCB布线。缺点是牺牲了NOR闪存的主要优势之一，即直接随机存储访问。

串行NOR闪存通常使用串行外设接口(标准SPI)协议与存储器控制器连接。为了实现更高的速度，可以使用双SPI(Dual SPI)和四SPI(QUAD SPI)接口。

标准SPI 通常就称SPI，它是一种串行外设接口规范，有4根引脚信号：CLK, CS, MOSI, MISO。而Dual SPI 只是针对闪存的SPI接口而言，不是针对所有SPI外设。对于闪存的SPI链接，全双工模式并不常用，因此Dual SPI扩展了MOSI和MISO的用法，让它们工作在半双工，以加倍数据传输。也就是对于闪存的Dual SPI，可以发送一个命令字节进入Dual模式，这样MOSI变成SIO0，MISO变成SIO1，一个时钟周期内就能传输2个bit数据。而Qual SPI 与Dual SPI类似，再增加了两根I/O线（SIO2, SIO3），可以在一个时钟周期内传输4个bit。

我们以合肥恒烁半导体出品的32M-bit(4MB) NOR闪存ZB25VQ32B为例：

Datasheet of ZB25VQ32B(ZBIT Semi)

从ZB25VQ32B的规格书我们可以看到，在数据传输方式上，该NOR闪存同时支持Standard SPI、Dual SPI和Quad SPI三种方式。得益于串行接口，ZB25VQ32B的封装采用SOP-8(5.3mm x 7.9mm)和DFN-8(3mm x 4mm)这种8个管脚的小型封装，大大简化了电路设计。

ZB25VQ32B的管脚与封装

ZB25VQ32B的管脚说明如下：

ZB25VQ32B 管脚及说明

串行NOR闪存的接口方式(图片来源：赛普拉斯)

跟并行传输每个时钟周期可以传输8或者16个bit数据比，串行接口的传输速率低了很多（每个时钟至多4bit），但是这是硬件设计上的必要妥协。市面上大多数的串行NOR闪存在不同厂商之间都是兼容封装的，因此即使在设计阶段完成后，也可以很容易地更换器件。这使得开发人员不仅可以在不同厂商之间进行更换，还可以迁移到其他更大或更小容量的NOR闪存器件上，而不必完全重新设计系统。以合肥恒烁半导体3V ZB25系列NOR闪存为例，以下不同容量的闪存之间都采用了相同的封装，电子工程师可以根据产品设计需要选择合适的产品：

8MBit, ZB25VQ8016MBit, ZB25VQ1632MBit, ZB25VQ32128MBit, ZB25VQ128等等

NOR闪存应用的电路原理图

以ZB25VQ32这类SOP-8封装的NOR闪存为例：