三大晶圆厂竞逐3D封装

自集成电路发明以来，已经历经了数十载风波。在这些年中，半导体先进制程按照摩尔定律飞速发展。如今，随着摩尔定律放缓，集成电路产业正在进入后摩尔定律时代。要延续摩尔定律，解开后端“封装”技术的瓶颈成为法门之一。

近几年来，一些晶圆大厂的发展重心正在从过去追求更先进纳米制程，转向封装技术的创新。诸如三星、台积电、英特尔等芯片制造厂商纷纷跨足封装领域，3D封装技术无疑开始成为巨头角逐的重要战场。

为什么是3D封装？

封装技术伴随集成电路发明应运而生，主要功能是完成电源分配、信号分配、散热和保护。伴随着芯片技术的发展，封装技术也在不断革新。

此前芯片都是在2D层面展开的，业内研究重点都放在如何实现单位面积上元器件数量的增加以及微观精度的改进，之后不少大厂开始拓展思维，研究把一块芯片从2D展开至3D，套用刘慈欣科幻大作《三体》里的一个梗，3D芯片对传统2D芯片发动了一场“降维打击”。

3D封装号称是超越摩尔定律瓶颈的最大“杀手锏”，它又称立体封装技术，是在X-Y平台的二维封装的基础上向z方向发展的高密度封装技术。

与传统封装相比，使用3D技术可缩短尺寸、减轻重量达40-50倍;在速度方面，3D技术节约的功率可使3D元件以每秒更快的转换速度运转而不增加能耗，寄生性电容和电感得以降低，同时，3D封装也能更有效地利用硅片的有效区域。这种封装在集成度、性能、功耗等方面更具优势，同时设计自由度更高，开发时间更短，是各封装技术中最具发展前景的一种。

鉴于这些优势，先进封装技术的应用似乎不可避免。根据麦姆斯咨询援引Yole预测，2019年-2024年期间先进封装市场预计将以8%的复合年增长率增长，市场规模到2024年将达到440亿美元；与此同时，传统封装市场的复合年增长率预计仅为2.4%。随着对人工智能(AI)需求的增长，对半导体的需求将会大幅增加。

当然，对3D技术的需求取决于一系列因素，包括智能手机，平板电脑，可穿戴设备和其他相关消费品的蓬勃发展市场，以及多个半导体公司的生态系统 （不仅仅是几个大公司）致力于升级到更新的封装技术。

目前市场上仍然存在关于3D封装技术的不确定性。例如，何时以及如何采用这些新的封装配置，谁将在市场中占据主导地位？所有半导体行业的公司（例如，内存供应商，逻辑制造商，代工厂和封装分包商）必须探索战略联盟和合作伙伴关系，以确保开发出可行的先进封装生态系统。

对于IC制造商，代工厂和其他公司来说，还有可能在定价和数量方面赢得竞争对手。因此，半导体企业在高级封装方面面临着至关重要的决策，他们的目标是成为先行者还是快速追随者决定了这些选择的复杂程度。

通过对三大晶圆代工巨头在先进封装上的表现，我们或许可以了解一二。

一马当先的台积电

说到晶圆厂的封装布局领先者当属台积电，台积电在封装技术上陆续推出 2.5Ｄ的高端封装技术 CoWoS（Chip-on-Wafer-on-Substrate），以及经济型的扇出型晶圆InFO（ Integrated Fan-out ）都非常成功，可以说一路从三星手上分食苹果订单，到独享苹果订单，靠的就是封装技术领先对手，将其产业地位推上另一个高峰。

早在10年前台积电就看出随着半导体前段工艺的快速微缩，后段封装技术会跟不上前段工艺的脚步，台积电技术往前冲刺的脚步会因此被拖累，等到那时，摩尔定律真的会失效，因此毅然决定投入封装技术，在 2008 年底成立导线与封装技术整合部门（Integrated Interconnect and Package Development Division, IIPD )。

2018年4月的美国加州圣塔克拉拉第二十四届年度技术研讨会上，台积电首度对外界公布创新的系统整合单芯片(SoIC)多芯片3D堆叠技术。根据台积电在会中的说明，SoIC是一种创新的多芯片堆叠技术，是一种晶圆对晶圆的键合技术，SoIC是基于台积电的CoWoS(Chip on wafer on Substrate)与多晶圆堆叠(WoW)封装技术开发的新一代创新封装技术，可以让台积电具备直接为客户生产3D IC的能力。

台积电SoIC设计架构示意。(source: vlsisymposium.org, 制图:CTIMES)

同期亮相的还有WoW技术，即 Wafer-on-Wafer (WoW，堆叠晶圆)，就像是3D NAND闪存多层堆叠一样，将两层Die以镜像方式垂直堆叠起来，有望用于生产显卡GPU，创造出晶体管规模更大的GPU。

来源：台积电

台积电方面表示，这两个封装技术将会在公司的先进封装布局中扮演重要角色。而在19年4月，台积电宣布完成全球首颗3D IC封装，预计将于2021年量产。

今年4月，台积电宣布封装技术再升级，针对先进封装打造的晶圆级系统整合技术(WLSI)平台，透过导线互连间距密度和系统尺寸上持续升级，发展出创新的晶圆级封装技术系统整合芯片(TSMC-SoIC)，除了延续及整合现有整合型扇出(InFO)及基板上晶圆上芯片封装(CoWoS)技术，提供延续摩尔定律机会，并且在系统单芯片(SoC)效能上取得显著的突破。

以3D IC为架构的TSMC-SoIC先进晶圆级封装技术，能将多个小芯片(Chiplet)整合成一个面积更小与轮廓更薄的SoC，透过此项技术，7纳米、5纳米、甚至3纳米的先进SoC能够与多阶层、多功能芯片整合，可实现高速、高频宽、低功耗、高间距密度、最小占用空间的异质3D IC产品。

目前台积电已完成TSMC-SoIC制程认证，开发出微米级接合间距(bonding pitch)制程，并获得极高的电性良率与可靠度数据，展现了台积电已准备就绪，具备为任何潜在客户用TSMC-SoIC生产的能力。

近日，工研院产科国际所研究总监杨瑞临指出，台积电在先进封装领域着墨多时，因此台积电将在先进封装领域将领先对手。外资并预期，先进封装将是台积电筑起更高的技术与成本门槛，拉大与竞争对手差距的关键。

英特尔另择法门

与此同时，此前因10nm频频难产的英特尔也在封装上却找到了新的出路，2018年12月，英特尔展示了名为“Foveros”的全新3D封装技术，这是继2018年英特尔推出突破性的嵌入式多芯片互连桥接（EMIB）封装技术之后，英特尔在先进封装技术上的又一个飞跃。

来源：英特尔

据介绍，该技术是英特尔首次引入了3D堆叠的优势，可实现在逻辑芯片上堆叠逻辑芯片。Foveros为整合高性能、高密度和低功耗硅工艺技术的器件和系统铺平了道路。英特尔表示，Foveros可以将不同工艺、结构、用途的芯片整合到一起，从而将更多的计算电路组装到单个芯片上，实现高性能、高密度和低功耗。Intel表示，该技术提供了极大的灵活性，设计人员可以在新的产品形态中“混搭”不同的技术专利模块、各种存储芯片、I/O配置，并使得产品能够分解成更小的“芯片组合”。

据悉，英特尔从2019年下半年开始推出一系列采用Foveros技术的产品。首款Foveros产品将整合高性能10纳米计算堆叠“芯片组合”和低功耗22FFL基础晶片。它将在小巧的产品形态中实现世界一流的性能与功耗效率。

近日，英特尔在其2020年架构日中，展示了其在3D封装技术领域中的新进展，英特尔称其为“混合结合（Hybrid bonding）”技术。

来源：英特尔

英特尔的官方资料显示，当今大多数封装技术中使用的是传统的“热压结合（thermocompression bonding）”技术，混合结合是这一技术的替代品。这项新技术能够加速实现10微米及以下的凸点间距，提供更高的互连密度、带宽和更低的功率。

据透露，使用“混合结合（Hybrid bonding）”技术的测试芯片已在2020年第二季度流片。

而其实在之前，英特尔也在2.5D上有了尝试，那就是他们的EMIB。

EMIB的全称是“Embedded Multi-Die Interconnect Bridge”。因为没有引入额外的硅中介层，而是只在两枚裸片边缘连接处加入了一条硅桥接层（Silicon Bridge），并重新定制化裸片边缘的I/O引脚以配合桥接标准。

在扇出封装上，英特尔其实也是先行者。在2009年，他们推出了eWLB技术并对晶圆级扇出型封装才进行过商业化量产。但此时的扇出型晶圆级封装被限制于一个狭窄的应用范围，仅被用于手机基带芯片的单芯片封装。直到2014年扇出型晶圆级封装面临来自其它封装技术的激烈竞争，使得英特尔移动放弃了该项技术。至今，英特尔在扇出封装上再无动作。

三星亦步亦趋

作为台积电的老对头，三星在先进封装上自然不甘示弱。针对2.5D封装，三星推出了可与台积电CoWoS封装制程相抗衡的I-Cube封装制程，在2018年三星晶圆代工论坛日本会议上，三星公布了其封测领域的路线图，就2.5D/3D封装上来说，三星已经可以提供I-Cube 2.5D封装。

来源：三星

韩媒指出，三星与台积电在技术方面没有较大差距，而在封装技术上，台积电仍然占据优势，不过这优势或许将被拉平。

近日，三星对外宣布其全新的芯片封装技术X-Cube3D已经可以投入使用，三星宣称该技术可以使封装完成的芯片拥有更强大的性能以及更高的能效比。

不同于以往多个芯片平行封装，全新的X-Cube3D封装允许多枚芯片堆叠封装，使得成品芯片结构更加紧凑。而芯片之间的通信连接采用了TSV技术，而不是传统的导线。据三星介绍，目前该技术已经可以将SRAM存储芯片堆叠到主芯片上方，以腾出更多的空间用于堆叠其他组件，目前该技术已经可以用于7nm甚至5nm制程工艺的产品线，也就是说离大规模投产已经十分接近。

来源于：三星

三星表示，TSV技术可以大幅减少芯片之间的信号路径，降低功耗的同时提高了传输的速率。该技术将会应用于最前沿的5G、AI、AR、HPC、移动芯片已经VR领域，这些领域也都是最需要先进封装工艺的地方。至于芯片发展的路线，三星与各大芯片厂商保持一致，将会跳过4nm的制程工艺，直接选用3nm作为下一代产品的研发目标。

据了解，该技术将主要应用于最前沿的5G、AI、AR、HPC、移动芯片等领域中。毫无疑问的是，三星本次研发成功必定会让更多的用户用上3D封装的芯片产品，让更多用户享受到科技进步带来的红利。

总结

至此，全球主要的三家半导体芯片制造厂商均拥有3D或2.5D的封装技术。3D封装技术的提出，说明了这些厂商的殊途同归，正在渐渐走进未来芯片发展的同时一个方向-不再拘泥于传统框架，追求更加灵活地设计性能更强、功能更丰富、功耗更低、用途更灵活的不同产品。

2019年也许可以成为3D封装技术元年，在那一年，英特尔和台积电都不约而同拿出杀手锏来宣示彼此霸主地位。而走到2020年，战争似乎已经升级，三星的加入更为这场战争增加了一把火。这三家厂商在今年对于业界高度关注 3D 封装技术分别出招，行业内人士等着看这出“顶尖对决”的戏码上演。

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今天是《半导体行业观察》为您分享的第2402期内容，欢迎关注。

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华为Mate40系列“自研闪存”源自长江存储？

本月初的时候，芯智讯报道了华为Mate40系列疑似采用了华为自研的闪存的消息，由此也引发了一些争论。而现在，最新的消息显示，华为Mate40系列有望采用长江存储的64层3D NAND闪存。

回顾此前的报道，根据网友对于华为Mate40 Pro的闪存性能的实际测试显示，华为Mate40 Pro的持续读取、写入速度分别达到了1966MB/s、1280MB/s，远高于其他旗舰手机。作为对比，采用UFS3.1闪存的小米10至尊版的读写速度分别为1772MB/s、789MB/s；三星Note20 Ultra分别为1750MB/s、736MB/s。从数据对比上来看，华为Mate40 Pro闪存写入提升十分明显，相比竞品的闪存性能，部分增幅甚至超过了70%。

对于Mate 40 Pro的闪存读写速度大幅优于其他旗舰机所采用的最新的UFS 3.1标准的闪存的测试结果，有网友爆料称，华为Mate 40 Pro、Mate 40 Pro+以及Mate40 RS保时捷设计均采用华为自研的一种新型闪存（或为sfs 1.0）。

而根据艾奥科技对于华为Mate40 RS保时捷设计的拆解也显示，其内部采用了印有海思Logo的闪存。也就是说，这款闪存芯片可能是基于华为自研的技术。

但是，我们都知道华为自己并不是存储芯片厂商，并且也不具备研发和生产闪存芯片的能力。而目前像三星、SK海力士、铠侠等主流的闪存厂商基本都是自研、自产、自销，也不存在为第三方代工存储芯片的业务。

不过，目前在存储领域，存在着另一种生意模式，就是一些不具备闪存颗粒生产能力的厂商，向三星、SK海力士、铠侠等主流的闪存厂采购闪存颗粒，然后加上自研的或者第三方的闪存控制器及固件，然后自己（或者委外）进行封装测试，印上自己的LOGO。比如江波龙、佰维存储、时创意等厂商。

所以，对于华为来说，其Mate40系列上出现的印有华为海思自己LOGO的闪存芯片，很可能就是向某些闪存大厂采购了闪存颗粒，然后加上了自研的闪存控制器（华为一直都有自己的自研闪存控制芯片），再通过第三方的封测厂来进行封装。这也能解释，为何Mate40 Pro的闪存性能远超其他UFS 3.1标准的闪存。

那么问题来了，华为是采用的哪家存储芯片厂商的闪存颗粒？

在11月18日的北京微电子国际探讨会上，长江存储CEO杨士宁公开表示，与国际存储大厂相比，该公司用短短3年时间实现从32层到64层再到128层的跨越，3年完成他们6年走过的路。此外，杨士宁还证实了一件事，那就是他们的64层闪存已经成功打入了华为Mate40系列的供应链，意味着未来有望使用在Mate40手机当中。他还借用一句网络用语，表示“出道即巅峰”。

资料显示，2019年9月，长江存储正式宣布，其64层堆栈3D NAND闪存已开始量产。该闪存全球首款基于Xtacking架构的64层256Gb TLC 3D NAND闪存，即每颗裸芯片的存储容量为256千兆字位，每个存储单元为三个字位的3D闪存。

得益于长江存储自研的Xtacking技术，使得长江存储的64层3D NAND闪存则在读写速度和存储密度上得到了大幅的提升。

在I/O速度方面，目前NAND闪存主要沿用两种I/O接口标准，分别是Intel/索尼/SK海力士/群联/西数/美光主推的ONFi，去年12月发布的最新ONFi 4.1规范中，I/O接口速度最大1200MT/s（1.2Gbps）。第二种标准是三星/东芝主推的Toggle DDR，I/O速度最高1.4Gbps。不过，大多数NAND供应商仅能供应1.0 Gbps或更低的I/O速度。而长江存储的Xtacking架构成功将I/O接口的速度提升到了3Gbps，实现与DRAM DDR4的I/O速度相当。

在存储密度方面，传统3D NAND架构中，外围电路约占芯片面积的20~30%，降低了芯片的存储密度。随着3D NAND技术堆叠到128层甚至更高，外围电路可能会占到芯片整体面积的50%以上。Xtacking技术将外围电路置于存储单元之上，从而实现比传统3D NAND更高的存储密度（长江的64层密度仅比竞品96层低10~20%）。

今年4月，长江存储宣布其128层QLC 3D NAND 闪存（型号：X2-6070）研发成功，并已在多家控制器厂商SSD等终端存储产品上通过验证。与此同时，长江存储的自研的Xtacking技术也进展到了第二代。

另外，在产能方面，根据TrendForce的数据显示，长江存储的目前的投片量已经达到了5万片/月，预计到明年年底将可提高到10万片/月。

而长江存储的64层3D NAND闪存自去年量产之后，目前已经获得了众多SSD品牌厂商的采用，不久前，长江存储还推出了自己的SSD品牌“致钛”，相关的产品也已经上市开售。不过，此次长江存储的64层3D NAND闪存打入华为Mate40系列供应链确实有点令人意外。

受去年5月美国禁令的影响，笔者认为，在去年长江存储64层3D NAND闪存成功量产之后，华为方面应该就已经开始了与长江存储的合作。虽然在今年8月，美国方面升级了对华为的禁令，禁止第三方基于美国技术的芯片或零组件厂商在没有获得许可的情况下向华为供货。但是，长江存储向华为供应的这批64层3D NAND很可能是在9月15日的最终期限之前完成交付的，所以没有违反禁令。

当然，长江存储肯定不是Mate40系列闪存的独家供应商，华为此前也储备了很多其他原厂的闪存芯片。据芯智讯了解，长江存储之前只是小批量向华为Mate40系列供应了一些闪存，至于是否是以闪存晶圆的形式供应的就不清楚了。另外，华为是否也向三星、SK海力士等购买了闪存晶圆也不得而知。

当然，从另一方面来看，存储芯片相比CPU等逻辑芯片来说，在设计的复杂度上可能要低一些，对于美系EDA软件的依赖度也较低，而且长江存储的闪存核心技术也主要是基于自研，同时，存储芯片对于制程工艺的要求也要比手机CPU更低。在从设计到生产的整个过程当中，对于美系软件、技术及设备的依赖度较低。

编辑：芯智讯-浪客剑

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