基于异质结晶体管的四元NAND逻辑和互补三元反相器

研究背景

最近几年，基于过渡金属硫族化合物(TMDs)或其他单元素2D半导体的2D异质结已被广泛研究，在范德华(vdW)2D结界面方面显示出新的性质。除了PN结二极管之外，还尝试使用通用的vdW异质结实现其他高级器件应用，例如多值逻辑和陷阱感应存储器。在这些应用中，使用2D场效应晶体管(FET)的多值逻辑器件特别有吸引力，因为传统的二值Si基3D晶体管如今在超大规模集成电路中面临功率密度限制，因此存在功率降低的可能性。因此，已多次报道使用2D FET的多值器件展示出它们的静电和动态行为。2D异质结FET中的多值机制通常源于反双极性、负微分电阻(NDR)和共振隧穿行为。已报道的2D基多值方法与连接到NDR二极管的多值沟道FET或二值FET相关。但同时实现n和p沟道多值FET的研究都很少见。同时，2D基多值CMOS反相器可能实现具有最低功耗的多值逻辑，但也只是少数。同样，考虑到多值晶体管应该表现出独特的逻辑行为，不同于用于二进制数字逻辑的传统硅晶体管，需要更先进和前沿的应用来推动2D器件领域的研究。

成果介绍

有鉴于此，近日，韩国延世大学Seongil Im教授团队报道了使用p-MoTe2/n-MoS2异质堆叠沟道架构制造n沟道和p沟道多值FET，其中p或n沟道三值FET可通过切换p和n沟道层的堆叠顺序来重现 。主要的三值机制源自共振隧穿型注入和沟道反转，它们发生在器件工作期间。对于最先进的2D电子器件应用，首次通过集成两个三元n沟道FET展示了四元NAND逻辑电路，并且还通过集成多值p沟道和普通n沟道FET制造了互补三元反相器。文章以“Quaternary NAND Logic and Complementary Ternary Inverter with p-MoTe2/n-MoS2 Heterostack Channel Transistors ”为题发表在著名期刊Advanced Functional Materials 上。

图文导读

图1. HS n沟道FET的示意图和MoS2/MoTe2异质结的表征。（a&b）HS n沟道FET的3D横截面示意图和俯视图。（c）MoTe2、MoS2和MoS2/MoTe2的SKPM图像。（d）n-MoS2/p-MoTe2结的预期能带图。（e）MoTe2、MoS2和MoS2/MoTe2的拉曼光谱。（f）h-BN/MoS2/MoTe2/电介质横截面的HRTEM图像。（g）EDS结果。

图1a和b分别显示了HS n沟道底栅FET的3D横截面示意图和俯视图，其中n-MoS2堆叠在p-MoTe2上，而S-D电极仅接触n-MoS2。Au/Ti栅极/玻璃衬底上的电介质由在50 nm厚ALD Al2O3上处理的超薄聚苯乙烯(PS)刷组成。疏水性PS刷施加到亲水性Al2O3上，在TMDs沟道/电介质界面处实现最小陷阱密度。根据图1c的SKPM图像，MoTe2和MoS2的功函数彼此非常相似，分别为4.88和4.87 eV，而MoTe2上的MoS2（堆叠区域）显示稍高值为4.91 eV。因此可以描述PN结的能带图，如图1d所示。图1e显示了MoTe2和MoS2的拉曼光谱，证明了材料的高晶体质量。h-BN/MoS2/MoTe2/电介质横截面样品的HR-STEM图像显示出≈5 nm薄(7L)的MoS2和MoTe2层堆叠在一起，界面干净，如图所示1f和g。EDS元素成像也证实了垂直堆叠的MoS2/MoTe2样品中的组成及其界面质量（图1g）。

图2. HS n沟道三元FET和电阻负载型反相器的性质。（a）异质堆叠n沟道FET的OM图像以及器件横截面的示意图。（b）MoS2和MoTe2每个厚度的AFM扫描结果。（c）转移特性中的三值ID行为。（d）器件的输出特性。（e）使用500 MΩ外部电阻的三值反相器获得的VTC反相器曲线显示1、1/2和0状态。（f）三元反相器电路的动态行为。

HS n沟道FET的OM图像与器件横截面的示意图如图2a所示。图2b给出了MoS2和MoTe2厚度分布的AFM扫描结果，二者厚度几乎一样，~3.7 nm。图2c中HS n沟道FET的转移特性显示出三值ID行为：随着ID下倾有两个ON状态和一个OFF状态（高ON、中间ON和OFF）。栅极漏电流(IG)低至≈10 fA。ID的下倾再次由图2d中的输出特性(ID-VDS)确认，其中左侧输出曲线显示正常，但其放大细节包括下倾的ID行为，如右侧曲线所示。ID在较小负VGS(=-0.8,-1.5 V)时比在更负的-2.2 V时更小。基于三值ID状态，电压传输特性(VTC)是从带有500 MΩ外部电阻的三值反相器实现的，如图2e所示。0和1/2状态之间的电压增益高达≈10，但1/2和1状态之间的第二个增益很低，只有几。图2f显示了三元反相器电路的动态行为，在时域中显示了1、1/2和0状态的不同输出电压(VOUT)。

图3. HS n沟道三元FET的工作机制。（a）在p-MoTe2顶部具有两个不相连n-MoS2薄片的HS n沟道FET的OM图像和横截面示意图。（b&c）转移和输出特性。（d）n-MoS2/p-MoTe2结的能带图。（e）p-MoTe2上连续n-MoS2沟道的转移曲线。

为了深入了解三值的机制，设计并制造了另一个HS n沟道FET，在p-MoTe2顶部具有不相连的n-MoS2（分离成两个薄片），如图3a的OM图像和横截面所示。器件的转移和输出特性分别如图3b和c所示，除了ID小一个数量级之外，I-V特性与图2c和d非常相似。在转移曲线中，ID区域根据栅极电压分为(i)-(iv)。图3d中n-MoS2/p-MoTe2结的能带图清楚地描述了VGS相关的三元ID机制以及每个区域的器件横截面示意图。第一个区域(i)表示关闭状态，而在区域(ii)中，从n-MoS2到p-MoTe2发生共振隧穿型注入。这种隧穿注入在vdW PN结中很有可能，因为费米能级(EF)随VGS增加。对于电子电荷的源极-沟道注入，电子通过vdW间隙传输，vdW间隙可以作为两个不同TMDs之间异质结处的隧穿势垒。当然，这与共振隧穿二极管机制略有不同，在共振隧穿二极管机制中，施加的二极管偏置调制一个半导体的EF，以满足隧穿势垒上另一侧的能级。然而，在使用vdW隧穿势垒并使用能级匹配进行电子-空穴相遇/或复合的方面，将导致NDT的现象命名为“共振隧穿型注入”。由于EF的进一步增加，当电子遇到MoTe2能带中的禁带时，这种注入暂时停止或可以在区域(iii)中最小化。随着VGS进一步增加，ID再次增加，克服了热离子势垒，这是因为p-MoTe2最终反转为n型，如区域(iv)所示。现在MoTe2变成了n沟道。因此，三值机制为共振隧穿型注入和沟道反转。 图3e显示了区域(v)，它仅适用于n-MoTe2上的连续n-MoS2沟道。如横截面示意图所示，这种正常三值FET应该具有更高的ID水平，因为它有另一个通过顶部n-MoS2的电子传输路径。也就是说，在高VGS下，HS n沟道FET具有两个沟道，包括顶部n-MoS2和反转的底部n-MoTe2。

图4. 四值NAND逻辑电路及其性质。（a）具有两个三值n沟道FET（器件A和B）和一个外部负载的多值NAND逻辑电路的OM图像。（b）器件A和B的三值转移特性。（c）在器件B的输入电压条件下实现了三种不同的VTC反相器行为（VA，IN-VOUT）。（d）真值表显示NAND逻辑中的四种状态。（e）时域动力学演示了各种输入（VA、VB）条件下的四种状态。

三值n沟道FET的工艺高度可重复，因此制造了两个多值FET-一个负载（外部电阻，10 GΩ）电路（TTL），如图4a所示。结果，获得了具有四种不同状态的多级NAND逻辑。图4b显示了器件A和B的三值转移特性，由于器件尺寸和HS重叠结面积可能存在差异，因此这两条转移曲线彼此略有不同。当另一个器件B上的输入电压(VB)固定为三个不同的值：VB=-3、-1和3 V时，可以获得三种不同的VTC反相器行为（输入电压VA-VOUT）和四种不同的状态（VOUT=1、0.6、0.4和0 V，VDD为1 V），如图4c所示。图4d给出了一个真值表来显示NAND逻辑中的四种状态，并在时域中动态展示，如图4e所示。根据动态VOUT行为，在给定(VA,VB)条件下，遵循真值表，四种状态不同。事实上，普通FET在逻辑（ON和OFF）中具有二值或ID状态，它们用于NAND逻辑的TTL电路时只显示两种不同的状态（即VOUT=1和0 V）。因此，2D基三值TTL导致四元状态相当惊人和新颖。到目前为止，使用2D半导体的多值NAND逻辑从未被报道过。

图5. HS p沟道三元FET和CMOS反相器操作。（a）p沟道多值FET的3D示意图，通过简单地切换p-MoTe2和n-MoS2的堆叠顺序获得。（b&c）p沟道多值FET的转移和输出特性。（d）集成的CMOS反相器的OM图像。（e）三值p沟道和二元n沟道FET的两条转移曲线。（f）三值CMOS反相器的VTC曲线。

最后，将p型和n型TMDs的堆叠顺序反转，制造了p沟道多值FET。因此，p-MoTe2堆叠在n-MoS2上，Pt S-D接触p-MoTe2，而n-MoS2与电介质表面接触。图5a显示了p沟道多值FET的3D示意图，其转移和输出特性分别如图5b和c所示。在转移特性中，中间ON状态很明显。根据输出曲线，还观察到VGS相关的ID减少或饱和，反映了中间ON状态，类似于n沟道多值FET的行为。再次将这些现象归因于共振隧穿型注入。扩展到进一步的应用，将p沟道三值FET集成到CMOS反相器电路中，如图5d所示，其中HS p沟道FET连接到一个普通的n沟道MoS2 FET（Au接触用于p-和n-FET）。三元CMOS器件的最初目的是CMOS在一般逻辑开关中提供的低功耗。图5e显示了三值p沟道和二元n沟道FET的两条转移曲线。三值CMOS反相器的VTC曲线如图5f所示，显示出三元VOUT行为，并且可以清楚地观察到1、1/2和0状态。

总结与展望

本文研究了基于p-MoTe2/n-MoS2 HS沟道器件架构的n和p沟道多值FET。通过切换TMDs的堆叠顺序，可以重现p或n沟道多值FET。主要的三值机制源自FET工作期间的共振隧穿型注入（从n-MoS2到p-MoTe2沟道，反之亦然）和沟道反转。对于n沟道多值FET中的沟道反转，p-MoTe2在高正VGS下变为n型，因此它可以作为顶部MoS2沟道之外的第二个n沟道。对于n沟道多值器件应用，通过将两个三元n沟道FET集成首次演示了四态多值NAND逻辑电路。而对于p沟道多值器件应用，三元CMOS反相器是通过集成多值p沟道FET和普通n-MoS2 FET制成的。四元NAND逻辑门是最先进的应用之一，而CMOS反相器也被认为是新颖的。因此，HS PN沟道方法独特且实用，有望为2D半导体多值逻辑领域开辟一条新途径。

文献信息

Quaternary NAND Logic and Complementary Ternary Inverter with p-MoTe2/n-MoS2 Heterostack Channel Transistors

(Adv. Funct. Mater. , 2021, DOI:10.1002/adfm.202108737)

文献链接：https://onlinelibrary.wiley.com/doi/10.1002/adfm.202108737

232层3D闪存芯片来了：单片容量2TB，传输速度提高50%

Pine 发自 凹非寺

量子位 | 公众号 QbitAI

232 层的3D闪存芯片来了，数据传输速率提高50%，容量可达2TB。

美光继上次抢先推出176层3D NAND后，近日又率先推出全球首款232层NAND。

△图源美光科技

说起来，跟NAND层数较劲这事儿，并不是美光一家在做。

比如美光的老对手三星，相关研究中心也聚焦在层数上：此前，三星曾抢先业界公布了第八代V-NAND的细节，堆栈层数超过200层。

所以这样“堆高高”，究竟能给芯片性能带来多大的提升？

堆栈层数就像盖楼房

层数越高，NAND闪存可具有的容量就越大。

可以做这样一个简单的比喻：

在一个人满为患的城市，这里的房地产价格昂贵，向外扩展成本很大，唯一的办法是通过增加楼层以支持不断增长的人口，这里的楼层就相当于NAND层。

同样的，停车场和一些基础设施主要位于建筑物下方，以提高空间效率，这相当于最底下的CMOS层。

将NAND的位单元阵列堆叠到更多层中，可在每平方毫米硅片上提供更多存储位，从而实现更高的密度和更低的成本。

3D NAND把解决思路从单纯提高制程工艺转变为堆叠多层，成功解决了平面NAND在增加容量的同时性能降低的问题，实现容量、速度、能效及可靠性等全方位提升。

△图源美光科技

和三星等其他竞争芯片相比，美光新的技术将每单位面积存储的比特密度提高了一倍，每平方毫米封装14.6Gb。

它的1TB芯片被捆绑在2TB的封装中，每个封装的边长都不超过一厘米，可以存储大约两周时长的4K视频。

此外，美光还对芯片的最底层进行了改进，最底下的CMOS层由逻辑和其他电路组成，这些电路负责控制读写操作以及尽可能快速有效地在芯片内外获取数据。

美光优化了其数据传输路径，降低芯片输入和输出的电容，将数据传输速率提高了50%，达到2.4Gb/s。

层数的较量

自从NAND 闪存进入3D时代，堆栈层数犹如摩天大楼一样越来越高，从最初的24/32层一路堆到了现在的176层甚至232层。

层数的较量是整个行业的竞争，三星、美光、SK海力士等企业都致力于层数的突破。

三星是NAND闪存的龙头企业，3D NAND就源于三星。

2013年，三星设计了一种垂直堆叠单元的方法，它将单元集中在单个楼层（类似高层公寓）上，这也是全球首个3D单元结构“V-NAND”，当年可以实现24层堆叠。

此后，三星不断更新技术和扩增产业线，10年间推出了7代产品，以维护自己在NAND闪存市场的地位。

2020年，三星推出了176层的第七代“V-NAND”，它采用了“双堆栈”技术，不是一次性蚀刻所有层，而是将它们分成两部分，然后一层一层堆叠。

因此，第七代V-NAND相较于与第六代的100层，其单元体积减少了35％，它可以在不增加高度的情况下将层数增加到176，同时还可以降低功耗，使效率提高16％。

不过，虽然三星曾抢先公布了第八代V-NAND的细节，称其堆栈层数会超过200层，但这回率先量产200+层闪存的却是美光。

值得一提的是，在此次美光发布的232层3D闪存芯片中，NAND的堆栈技术并不是首创，而是与三星第七代一样采用“双堆栈”技术。

也就是说，将232层分成两部分，每个部分116层，这些层的堆叠是从一个深而窄的孔开始，通过导体和绝缘体的交替层蚀刻。

然后用材料填充孔并加工形成器件的比特存储部分。蚀刻和填充穿过所有这些层的孔的能力是该技术的关键限制。

△图注：图源美光科技

目前，国产芯片企业长江存储的第三代QLC 3D NAND闪存实现了128层堆叠。

对于层数的较量，网友也抱有很乐观的态度：

增加层数几乎不会带来新的问题。

参考链接：[1] https://spectrum.ieee.org/micron-is-first-to-deliver-3d-flash-chips-with-more-than-200-layers[2] https://news.ycombinator.com/item?id=32243862[3] https://ee.ofweek.com/2021-12/ART-8320315-8110-30538953.html

— 完 —

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