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海思制作nand 小白也能看懂半导体制程工艺生产的秘密

发布时间 : 2025-04-12

作者 : 小编

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小白也能看懂半导体制程工艺生产的秘密

　　昨天三星宣布全新的 10nm LPP 工艺已经投产了，而 LPP 工艺相比骁龙835使用的 LPE 工艺，性能提升了10%，功耗下降了15%。但作为一个辣鸡小编，其实我是看不太懂的，都是10nm制程，怎么还能提升性能呢？这些 LPP、LPE 都是指的什么，还有之前看到的 FinFET 这些词又都指的什么？相信和小编有同样疑问的读者不在少数，索性今天我们就来刨根问底一番，看看现在火热的半导体究竟有哪些秘密。

　　制程的秘密：多少nm很重要吗?

　　摩尔定律大家肯定都知道：每过18个月，单位面积上的晶体管数量增加一倍嘛！然而多年来半导体制程从65nm到32nm，再到28nm，还有近两年的14nm、16nm和10nm，感觉也没什么规律啊！这里我们就需要认识一下尺寸的计算方式，以及“半代升级”和“整代升级”的概念了。

　　首先，单位面积内晶体管数量翻倍并不意味着制程就要缩小一半，缩小一半的话单位面积晶体管数量不就翻4倍吗？所以如果要保证两倍的成长，那么整代升级应该乘以0.7。所以从14nm 到10nm，以及后面从10nm 到7nm，都是遵循了摩尔定律的整代升级。

　　但是在几年以前，我们却经历过一段“半代升级”的风潮，打破了0.7的规律。在 40nm 前后几年，正好是存储器需求飞速发展的时间段，考虑到0.9倍的制程升级就能将闪存容量提升1.24倍，且0.9倍的升级技术简单，半年就能完成，所以不少代工厂开始“半代升级”制程来帮助 NAND 闪存厂商抢占市场。

　　正常来说制程升级应该是45nm—32nm—22nm—14nm—10nm，也就是经典的Tick Tock。但是台积电当年在 45nm 之后却推出40nm，这也迫使英特尔和三星等厂商打破了规律，在2010年前后启用了 NAND 专属的 35nm 制程（有趣的是华为海思四核也用了35nm 制程）。而鸡贼的台积电后来又跳到 28nm，抢占制程高地，这显然让英特尔和三星很不开心，所以后期三星和英特尔都回到了正常的升级策略，并且从那以后，英特尔就一直对半代升级嗤之以鼻（恼羞成怒）。

　　而台积电在坚持了 20nm 和 16nm 两代之后，也主动回到了 10nm 的正轨。原因非常简单，因为 NAND 颗粒并不是制程越小性能越好，20nm 之后就会发生严重的电子干扰，所以在 20nm 制程后，各大厂商都转向了3D NAND 技术（如果大家对闪存有兴趣我们今后也可以科普），再往后大家也不在 NAND 的制程上较劲了。

　　工艺的秘密：这些字母其实很好懂

　　至于后缀的那些英文其实也不难理解，比如 FinFET 工艺（注意哦，多少纳米叫制程，而后缀指的是工艺），这一工艺最早由英特尔在22nm 制程时提出，而现在英特尔、台积电和三星都用的 FinFET 。

　　因为制程中 22nm 是指每个晶体管中两个栅极之间的距离，所以 22nm 并不是指晶体管尺寸，一般一个 22nm 制程的晶体管尺寸高达 90nm ，而栅极间距越小电子流动的时间就越短，所以性能就提升了。但是随着栅极距离越来越小，绝缘效果就会下降导致漏电，所以每经过几代制程升级，就需要有一次工艺升级来解决这个问题。FinFET 之前已经有过High-K、HKMG 等工艺了，而 FinFET 之后，我们还会见证 FD-SOI 、GAA的竞争。

　　至于 FinFET 的原理，它的全称是“鳍式场效晶体管”，简单说来就是讲栅极之间的绝缘层加高，来增强绝缘效果减少漏电现象，是不是觉得挺傻瓜的？但往往是看起来很简单的想法，实现起来却无比困难。

　　说完了 FinFET，我们还有最后一个后缀，就是昨天报道中的 LPP、LPE 了，其实这些指的都是同一代工艺中的不同种类，比如 LPE（Low Power Early）指早期低功耗工艺，而 LPP(Low Power Plus)指成熟的低功耗工艺，而适用于移动设备的 LP 系列其实还包含 LPC、LPU 。而且这些后缀并不是10nm 专属，三星 FinFET 工艺都是这样的命名方式，比如14nm FinFET 中，骁龙820是 LPP，而骁龙821则是 LPU。

　　并且除了 LP 系列之外，当然还有主打高性能的 HP(High Performance)系列，这其中又分为很多种，这里就不展开讲了。但是这也只是三星芯片的划分方法，像台积电虽然也是 FinFET 工艺，但是却分为了FinFET Plus、FinFET Compact 等几种。

　　生产的秘密：光刻机被卡脖子啦！

　　说完了技术，我们最后不如落到生产上聊一聊？毕竟随着工艺的提升，对于生产设备的要求也越来越高了，过去各家在蚀刻晶圆的过程中用的都是深紫外光微影系统，简称 DUV，而随着制程超过10nm，现在 DUV 已经满足不了精度要求，这时极紫外光微影系统（EUV）就上线了。

　　说到 EUV 是不是觉得很眼熟？没错，不久前三星刚刚以1.5亿欧元每台的价格从 ASML 订购了10台 EUV ，然而 ASML 这么久也一共才生产了23台，很显然，三星是想在 8nm/7nm 时代抢占先机。这已经不是他们第一次这么做了，当初在 OLED 的发展初期，他们就买走了市面上仅有7台蒸镀机中的5台（蒸镀是OLED 生产中的重要步骤），借此延缓了 LG 和京东方的 OLED 生产计划。

　　总而言之，现在半导体行业在进入10nm 时代之后，无疑将会面临制程、工艺以及生产的三重挑战，未来三星、台积电和 Intel 是会继续三足鼎立，还是会有人旧人掉队、新人加入呢？我们拭目以待！

晶圆厂向先进封装业务进击

2015年台积电凭借自家的InFO封装技术脱颖而出，独揽苹果手机处理器订单直到2020年的事迹还历历在目。而现在，台积电正在以迅雷不及掩耳之势加大对封测的投入，其准备耗资100亿美元在台湾苗栗县建立一个新的封测工厂。从台积电在封测厂的重金投资，可以看出台积电对封装领域的重视。

半导体行业正处于一个转折点，随着CMOS规模的放缓，后摩尔时代，先进封装技术已经成为高性能芯片的必选项，也被视作延续摩尔定律生命周期的关键，市场对IC封装技术的需求正以肉眼可见的速度袭来。因此，先进封装技术已进入其最成功的时期。

先进封装市场持续增长，代工厂入局

在经历了2017年和2018年两位数的增长和创纪录的收入后，虽然整个2019年半导体行业市场放缓，但Yole预计，先进封装市场将继续保持其增长势头，年增长率约6%。总体而言，先进封装市场将以8%的年复合增长率增长，预计2024年将达到440亿美元。

图源：Yole

2018年，倒装芯片占据了先进封装市场的81%。然而，据Yole预计，到2024年，它的份额将下降到72%左右。在不同的先进封装平台中，3D IC堆叠和扇出将分别以大约26%的速度增长，并且它们在不同应用领域的采用将继续增加。同时，也没有任何其他技术能够提供基于TSV、混合粘结或两者结合的实际堆叠技术所达到的性能和集成水平。高端TSV市场的增长由3D内存(HBM和3D DDR DRAM)、2.5D基于interposar的裸片分区和逻辑内存集成主导。

而在AI / ML，HPC和数据中心的带领下，HBM业务正在高速增长。扇出封装在更多应用（BB，PMIC，RF，APE，存储器）中得到了利用，同时又开拓了新市场。实际上，扇形封装市场有望呈现强劲增长，在2018年至2024年期间，以移动设备为主的fan-in WLP将以6.5%的年符合增长率增长。于是来自不同业务模式的玩家都加入了这一市场。

在不断发展的商业环境中，半导体供应链正经历着重大的变革。一些企业已经成功地扩展到一种新的商业模式，并对IC制造链产生了重大影响。例如软件企业如谷歌、微软、Facebook和阿里巴巴正在设计他们自己的处理器，参看之前文章《云厂商大举进军芯片，半导体格局恐生变》。但最大的变化是代工厂开始向高级封装业务扩张。虽然相对来说他们是新来者，但其产生的影响是巨大的。

在代工厂中，尤其要说台积电和三星，台积电在Fan-out和3D先进封装平台方面已处于领先地位，如今其先进封装技术俨然已成为一项成熟的业务，并为其带来了可观的收入。三星的FO-PLP技术也已用于自家的手表中。这些代工厂商的加入，无疑在蚕食专业封测代工厂(OSAT)的市场，尤其是那些参与先进封装技术的OSAT企业。

图源：yole

台积电开创了多个先进封装技术

对先进封装技术的审时把握是如今台积电独领风骚的重要一环，也是台积电甩开三星、英特尔的主要差异点。自2011年台积电引入CoWoS作为用于异构集成的硅接口的高端先进封装平台以来，从InFO(及其多个版本的InFO- os、InFO- aip)到SoIC，再到3D多栈(MUST)系统集成技术和3D MUST-in-MUST (3D- mim扇出封装)等一系列创新。

对先进封装技术的重视，台积电是第一人。早在2011年的台积电第三季法说会上，张忠谋就宣布台积电要进军封装领域，其第一个产品，叫做“基片上晶圆封装”（CoWoS），就是将逻辑芯片和DRAM放在矽中介层（interposer）上面，然后封装在基板上。

在2012年，TSMC与Xilinx一起推出了当时最大的FPGA，它由四个相同的28nm FPGA芯片并排安装在硅中介层上。他们还开发了硅通孔（TSV），通过微凸点和再分布层（RDL）将这些构件相互连接。这就是采用CoWoS封装技术的产品。这种基于block和EDA支持的封装技术已成为高性能和高功率设计的行业标准。当今最常见的应用是将CPU / GPU / TPU与一个或多个高带宽内存（HBM）组合在一起。

CoWoS封装技术主要目标是人工智能、网络和高性能计算应用，台积电投入CoWoS（基板上晶圆上芯片封装）制程研发到量产已有将近10年时间，发展到现在，CoWoS已是一种非常成熟的技术，具有非常高的产量，已经批量生产超过五年。台积电现在最先进的CoWoS技术已可在芯片及基板的中介层（interposer）中达到5层金属层（metal layers）及深沟槽电晶体（DTC）。

台积电于2017年宣布了集成式FanOut技术（InFO）。它使用聚酰胺薄膜代替CoWoS中的硅中介层，从而降低了单位成本和封装高度，这两项都是移动应用的重要标准。InFO封装技术主要是针对手机芯片打造的，对于5G移动平台，TSMC具有用于移动应用InFO_POP，用于RF前端模块应用的InFO Antenna-in-package（InFO_AiP）以及用于RF前端模块的多堆栈（MUST）。苹果A系列应用处理器是InFO_PoP封装最大客户。台积电已经出货了数千万个用于智能手机的InFO设计。

台积电2017年开始将InFO_oS技术应用在HPC芯片并进入量产，预估2020年InFO_oS技术可有效整合9颗芯片在同一芯片封装中。至于应用在人工智能推理芯片的InFO_MS技术在去年下半年认证通过，可支援1倍光罩尺寸中介层及整合HBM2记忆体。

另外，台积电还在持续扩大整合型扇出晶圆级封装（InFO WLP）应用，继2019年完成整合型扇出暨基板（InFO_oS）、整合型扇出暨记忆体及基板（InFO_MS）等先进封装技术认证及进入量产阶段，台积电再针对高效能运算（HPC）晶片推出InFO等级的系统单晶圆（System-on-Wafer，SoW）技术，能将HPC芯片在不需要基板及PCB情况下直接与散热模组整合在单一封装中。

CoWoS和InFO都属于2.5D IC封装技术，台积电在3D IC封装上还有SoIC及WoW。

2018年，在美国加州圣克拉拉举行的第24届年度技术研讨会上，台积电宣布推出晶圆堆栈（Wafer-on-Wafer，简称 WoW）的技术。藉由这样的技术，GPU业者包括英伟达（Nvidia）及AMD都将会受惠，他们不再需要通过增加芯片物理尺寸，或缩小制造工艺来达到提升产品性能的目的。台积电的目标是把WoW用在未来的7纳米和5纳米制造工艺。

SoIC是台积电的下一代“真正的”3D封装技术。因看好未来 5G、人工智能、高效能运算（HPC）等新应用，而且芯片设计走向异质整合及系统化设计，台积电不断扩大先进封装技术研发，于2019年推出了集成芯片系统（SoIC）技术。SoIC是一种创新的多芯片堆叠技术，可用于10nm及以下芯片的晶片粘接。SoIC技术是将多个 dice堆叠到“ 3D构件”（又称为“ 3D小芯片”）中的一种非常强大的方法。与典型的带有微凸点的3DIC解决方案相比，台积电的SoIC提供了更高的凸点密度和速度，同时消耗更少的电能。更重要的是，SoIC是一个“前端”集成解决方案，在封装之前连接两个或多个裸片。因此，在台积电的“后端”先进封装技术(如InFO或CoWoS)中，SoIC栈可以与其他SoIC或芯片进一步集成，提供强大的“3D-by-3D”系统级解决方案。

去年台积电顺利试产7nm系统整合芯片（SoIC）及 16 纳米晶圆堆叠晶圆（WoW）等 3D IC 封装制程，预期 2021 年之后进入量产。

借助上述封装技术，台积电正在率先对半导体业务进行另一项变革。CoWoS，InFO尤其是SoIC使半导体和系统供应商能够从当今较低复杂度（和较低价值）的组件级IC迁移到IC封装中非常高复杂度和高价值的系统级解决方案。这三种先进的IC封装解决方案正在加速一个重要的行业趋势：IC和系统价值创造的很大一部分正从芯片转移到封装。

三星布局FOPLP，封装大战再起

不止是在工艺上，三星和台积电也在高端封装领域不时较量。三星发力的封装技术主要是面板级扇出型封装（FO-PLP），也是一众涉足FOPLP业务的厂商中最激进的一家。三星在FOPLP投资已超过4亿美元，2018年，三星在其最新的Galaxy手表中引用该技术集成应用处理器单元（APU）。三星 FOPLP是与台积电InFO-WLP所对标的，都是用于手机芯片的封装技术。

据拓璞产业研究所介绍，三星 FOPLP与台积电InFO-WLP的技术比较，最大不同在于封装尺寸的大小差异，若依现行晶圆尺寸，InFO-WLP技术最大只能以12寸大小为主，但该技术却可透过垂直堆栈方式，将芯片整合于PoP(Package on Package)型式，强化整体元件的功能性。

为何三星会如此激进的研发FO-PLP技术？事情要从2015年说起，彼时三星与台积电共同竞争Apple手机处理器订单，那时候台积电除了在IC制程有优势外，在封装技术方面，因自身拥有InFO-FOWLP技术，揽获了苹果手机直到2020年手机处理器的独家生产订单。这是三星电子忽视半导体封装技术所付出的代价，马失前蹄的三星于是决定在2015年成立特别工作小组。

2016年，三星成立了新的FOPLP部门，并建设了生产线开始为2018年8月发布的Galaxy Watch制造用于应用处理器（AP）的FOPLP产品。三星也成为第一家FOPLP进入量产的厂商。

据三星副总裁Richard（KwangWook）Bae此前在采访中介绍，三星使用510 x 415mm尺寸的面板制造FOPLP，已经开发出了高达800 x 600mm规格的面板。因此，面板尺寸可以根据客户要求更改。三星用于Galaxy Watch的FOPLP有3个重布线层（RDL）和1个背面RDL（Backside RDL），将标准的层叠（PoP）结构应用于AP和PMIC的多芯片封装。通过应用FOPLP，可以将封装的厚度减少20％以上，从而提高了电气和热性能，并有助于扩大产品的电池容量。

但是业界对面板级扇出封装的可行性存在一些疑虑，由于市场规模还不足以满足产线的满产运行，拥有高性能半导体的智能手机用处理器封装技术之外，还需要能供应给数千万台智能手机的生产力，但目前三星电子FOPLP技术只能应用在智能手表处理器上，尚未有智能手机用的处理器产品，此外也只有一条FOPLP产线。因此，行业仍然没有做好迎接扇出型面板级封装的准备。

但是Richard表示，面板级比晶圆级更具竞争力。随着封装尺寸的增长，晶圆面积的利用率正在降低。因此，对于异构集成和扇出型系统级封装（FOSiP），来自面板的封装数量多于来自晶圆的封装数量。由于这些原因，FOPLP应该有利于异构集成或FOSiP。目前FOPLP主要用于移动应用。但在不久的将来，FOPLP将扩展到尺寸超过15 x 15的异构集成。

2019年10月，三星宣布，已开发出业界首个12层3D-TSV（硅穿孔）技术。三星的这项新创新被认为是大规模生产高性能芯片所面临的的最具挑战性的封装技术之一，因为它需要极高的精度才能通过拥有60,000多个TSV孔的三维配置垂直互连12个DRAM芯片。其封装的厚度（720㎛）与当前的8层高带宽存储器（HBM2）产品相同，这在元器件设计上是一项重大进步。这将帮助客户发布具有更高性能容量的下一代大容量产品，而无需更改其系统配置设计。

3D-TSV（硅穿孔）技术

该12层3D-TSV技术将为数据密集型和超高速应用提供最高的DRAM性能。而且，通过将堆叠层数从8个增加到12个，三星很快将能够批量生产24 GB *高带宽内存，其容量是当今市场上8GB高带宽内存的三倍。

三星电子TSP（测试与系统封装）执行副总裁Hong-Joo Baek表示：“随着各种新时代的应用（例如人工智能（AI）和高性能计算（HPC）），确保超高性能存储器的所有复杂性的封装技术变得越来越重要”。“随着摩尔定律的扩展达到其极限，预计3D-TSV技术的作用将变得更加关键。我们希望站在这一最新的芯片封装技术的最前沿”，他进一步指出。

另一方面，三星电子为扩大半导体封装技术阵容，不仅开发FOPLP，也开发FOWLP技术。还在2019年上半年收购子公司三星电机的半导体封装PLP事业，不断加强封装的实力。

小结

除了台积电和三星，英特尔也发布了3D封装技术Foveros，首次在逻辑芯片中实现3D堆叠，对不同种类芯片进行异构集成。联华电子是2.5D封装硅接口的主要供应商。同时，国内的武汉新芯也在为图像传感器和高性能应用提供3D IC TSV封装。总的来说，这些厂商在将封装从基材转移到硅平台上起到了重要作用。未来几年，先进封装将成为半导体一线龙头厂商之间竞争的焦点。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

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