「收藏」Flash闪存颗粒和工艺知识深度解析

[收藏] Flash闪存颗粒和工艺知识深度解析

原创： Hardy 架构师技术联盟 5天前

Wafer即晶圆，是半导体组件“晶片”或“芯片”的基材，从沙子里面高温拉伸生长出来的高纯度硅晶体柱(Crystal Ingot)上切下来的圆形薄片称为“晶圆”。采用精密“光罩”通过感光制程得到所需的“光阻”，再对硅材进行精密的蚀刻凹槽，继续以金属真空蒸着制程，于是在各自独立的“晶粒”(Die)上完成其各种微型组件及微细线路。对晶圆背面则还需另行蒸着上黄金层，以做为晶粒固着(Die Attach) 于脚架上的用途。

以上流程称为Wafer Fabrication。早期在小集成电路时代，每一个6吋的晶圆上制作数以千计的晶粒，现在次微米线宽的大型VLSI，每一个8吋的晶圆上也只能完成一两百个大型芯片。我们NAND Flash的Wafer，目前主要采用8寸和12寸晶圆，一片晶圆上也只能做出一两百颗NAND Flash芯片来。

NAND Flash Wafer

Wafer的制造虽动辄投资数百亿，但却是所有电子工业的基础。晶圆的原始材料是硅，而地壳表面有用之不竭的二氧化硅。二氧化硅矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达99.99%以上。晶圆制造厂再将此多晶硅融解，再在融液里种入籽晶，然后将其慢慢拉出，以形成圆柱状的单晶硅晶棒，由于硅晶棒是由一颗晶面取向确定的籽晶在熔融态的硅原料中逐渐生成，此过程称为“长晶”。硅晶棒再经过切段，滚磨，切片，倒角，抛光，激光刻，封装后，即成为集成电路工厂的基本原料——硅晶圆片，这就是“晶圆”。

下图是NAND Flash生产简要流程:

Die 就是芯片未封装前的晶粒,是从硅晶圆(Wafer)上用激光切割而成的小片(Die)。每一个Die就是一个独立的功能芯片，它无数个晶体管电路组成，但最终将被作为一个单位而被封装起来成为我们常见的闪存颗粒，CPU等常见芯片。

什么是ink Die

在晶圆制造过程中，会对Wafer中的每个Die进行严格测试，通过测试的Die，就是Good Die，未通过测试的即为Ink Die。这个测试过程完成后，会出一张Mapping图，在Mapping里面会用颜色标记出不良的Die，故称Ink Die。

Flash芯片封装分类

目前NAND Flash封装方式多采取TSOP、FBGA与LGA等方式，由于受到终端电子产品转向轻薄短小的趋势影响，因而缩小体积与低成本的封装方式成为NAND Flash封装发展的主流趋势。

TSOP: (Thin smaller outline package )封装技术，为目前最广泛使用于NAND Flash的封装技术，首先先在芯片的周围做出引脚，采用SMT技术（表面安装技术）直接附着在PCB板的表面。TSOP封装时，寄生参数减小，因而适合高频的相关应用，操作方便，可靠性与成品率高，同时具有价格便宜等优点，因此于目前得到了极为广泛的应用。

BGA: (Ball Grid Array也称为锡球数组封装或锡脚封装体 )封装方式，主要应用于计算机的内存、主机板芯片组等大规模集成电路的封装领域，FBGA 封装技术的特点在于虽然导线数增多，但导线间距并不小，因而提升了组装良率，虽然功率增加，但FBGA能够大幅改善电热性能，使重量减少，信号传输顺利，提升了可靠性。

采用FBGA新技术封装的内存，可以使所有计算机中的内存在体积不变的情况下容量提升数倍，与TSOP相比，具有更小的体积与更好的散热性能，FBGA封装技术使每平方英寸的储存量有很大的提升，体积却只有TSOP封装的三分之一，与传统TSOP封装模式相比，FBGA封装方式有加快传输速度并提供有效的散热途径，FBGA封装除了具备极佳的电气性能与散热效果外，也提供内存极佳的稳定性与更多未来应用的扩充性。

LGA: (Land Grid Array ) 触点陈列封装，亦即在底面制作有数组状态坦电极触点的封装，装配时插入插座即可，现有227 触点(1.27mm中心距)和447 触点(2.54mm 中心距)的陶瓷LGA，应用于高速逻辑 LSI 电路，由于引线的阻电抗小，对高速LSI 相当适用的，但由于插座制作复杂，成本较高，普及率较低，但未来需求可望逐渐增加。

Flash芯片封装叠Die(Stack Die)

由于NAND Flash单颗Die的容量有限，为了实现更高的容量，需要在一个封装片内堆叠几个Die。在Wire Bond的时候，用金线互连。

目前单颗Die的容量最高的为Micron公司的MLC 4GB，目前最先进的堆叠技术可以叠8层，因此理论上MLC单颗封装片可以做到32GB。Micron公司计划在09年Q4推出此容量的封装片。

Flash芯片TSOP封装和BGA封装的内部结构

TSOP封装只需要一个引脚框架，把NAND FLASH Die的Pad打线(Wire Bond)连接到引进框架上面即可。封装技术简单，成本低。但其打线方式只能从两边打线，因此stack die就比较困难。

BGA封装与TSOP封装不同在于其采用了Substrate，用电路板来对引脚走线，因此可以进行四面打线，这样在进行叠die的时候，就变得更加容易操作。但成本会比TSOP要高。

Flash芯片封装的尺寸，一些封装方式尺寸比较:

NAND Flash出货有两种产品样式:

一种是Wafer，即晶圆出货，这种产品样式一般客户采购回去需要再测试和COB封装等，这种客户多为闪存卡大客户。

一种是封装片出货，NAND Flash目前最普遍采用的是48TSOP1的封装方式，现货市场均为TSOP的封装片。

NAND Flash按工艺可分为SLC与MLC

SLC英文全称(Single Level Cell)即单层式单元储存。SLC技术特点是在浮置闸极与源极之中的氧化薄膜更薄，在写入数据时通过对浮置闸极的电荷加电压，然后透过源极，即可将所储存的电荷消除，通过这样的方式，便可储存1个信息单元，这种技术能提供快速的程序编程与读取，不过此技术受限于Silicon efficiency的问题，必须要用较先进的流程强化技术，才能向上提升SLC制程技术。

MLC英文全称(Multi Level Cell)即多层式单元储存。Intel在1997年9月最先开发成功MLC，其作用是将两个单位的信息存入一个Floating Gate(闪存存储单元中存放电荷的部分)，然后利用不同电位(Level)的电荷，通过内存储存的电压控制精准读写。MLC通过使用大量的电压等级，每一个单元储存两位数据，数据密度比较大。SLC架构是0和1两个值，而MLC架构可以一次储存4个以上的值。因此，MLC架构可以有比较高的储存密度。

TLC英文全称(Triple Level Cell)即一个单元可以存储单元可以存储3bit，因此需要8个等级的电位进行编码解码才能实现。其实TLC是属于MLC的一种。

SLC和MLC的基本特性表

Flash坏块的形成

NAND Flash的存储原理是，在写入(Program)的时候利用F-N隧道效应(Tunnel Injection隧道注入)的方法使浮栅充电，即注入电荷；在擦除(Erase)的时候也是是利用F-N隧道效应(Tunnel Release隧道释放)将浮栅上的电荷释放。

隧道注入和隧道释放的产生都需要十几伏的瞬间高电压条件，这对浮栅上下的氧化层会造成一定损伤，因此这样重复的操作(P/E Cycle)是有限的。SLC大概是100K次，MLC大概是10K次。达到读写寿命极限的时候存储单元就会出现失效，然后就会造成数据块擦除失效，以及写入失效，于是就会被标记起来，作为坏块，并将这个标记信息存放在Spare Area里面，后续操作这个Block时，需要Check一下这个信息。

Flash固有坏块

由于制造工艺的原因，通常普通的NAND FLASH从出厂开始就有坏块了，一般在2‰以下。一般芯片原厂都会在出厂时都会将坏块第一个page的spare area的第6个byte标记为不等于0xff的值。

NAND Flash的存储单元是有使用寿命的

NAND Flash的存储原理是，在写入(Program)的时候利用F-N隧道效应(Tunnel Injection隧道注入)的方法使浮栅充电，即注入电荷；在擦除(Erase)的时候也是是利用F-N隧道效应(Tunnel Release隧道释放)将浮栅上的电荷释放。隧道注入和隧道释放的产生都需要20V左右瞬间高电压条件，这对浮栅上下的氧化层会造成一定损伤，因此这样重复的操作(P/E Cycle)是有限的。SLC大概是100K次，MLC大概是10K次。

三星估算的SSD硬盘的寿命

如果每天对SSD写入4.8GB的数据，假设SSD总容量为16GB，那么，你至少需要3.34天才能对整个SSD的每个单元擦写一次；如果此SSD为擦写次数为100K的SLC单元，那么，你至少需要3.34×100K天才能使这个SSD完全失效；3.34×100K天＝913年，因此16G的SSD可以使用913年 。那么，如果是MLC的话，也至少可以使用91.3年。

晶圆制程工艺发展历史

芯片制程工艺是指晶圆内部晶体管之间的连线间距。按技术述语来说，也就是指芯片上最基本功能单元门电路和门电路间连线的宽度。

主流厂商的晶圆制程工艺以及下一代制程工艺的情况，如下表。

芯片制造工艺在1995年以后，从0.5微米、0.35微米、0.25微米、0.18微米、0.15微米、0.13微米、90纳米、75纳米、65纳米一直发展到目前最新的34纳米。

一步步印证了摩尔定律的神奇。以90纳米制造工艺为例，此时门电路间的连线宽度为90纳米。我们知道，1微米相当于1/60头发丝大小，经过计算我们可以算出，0.045微米(45纳米)相当于1/1333头发丝大小。可别小看这1/1333头发丝大小，这微小的连线宽度决定了芯片的实际性能，芯片生产厂商为此不遗余力地减小晶体管间的连线宽度，以提高在单位面积上所集成的晶体管数量。采用34纳米制造工艺之后，与65纳米工艺相比，绝对不是简单地令连线宽度减少了31纳米，而是芯片制造工艺上的一个质的飞跃。

目前最先实现34nm工艺的是Intel和Micron联合投资的IM，此技术被最先应用在了NAND FLASH上面，可见NAND FLASH的制程工艺跳跃是所有IC中最快的。

晶圆技术的发展都是受生产力驱动，必须向更小的制程间距和更大的晶圆尺寸发展。制程从2.0um、0.5um、0.18um、90nm一直到目前的34nm，晶圆尺寸从最初的5英寸发展到目前的12英寸，每次更迭都是一次巨大的技术跳跃，凝聚了人类科技的结晶，也一次次印证了摩尔定律的神奇。

晶圆尺寸的大约每9年切换一次。而晶圆制程由最初的几年更迭一次，到目前的基本上每年都能更迭一次。

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谈谈苹果芯片所用的SIP封装技术

苹果在昨天的发布会上提到了其芯片使用了SIP封装，但你了解吗？

SIP是System in Package (系统级封装、系统构装)的简称，这是基于SoC所发展出来的种封装技术，根据Amkor对SiP定义为「在一IC包装体中，包含多个芯片或一芯片，加上被动元件、电容、电阻、连接器、天线…等任一元件以上之封装，即视为SiP」，也就是说在一个封装内不仅可以组装多个芯片，还可以将包含上述不同类型的器件和电路芯片叠在一起，构建成更为复杂的、完整的系统。

SiP包括了多芯片模组(Multi-chip Module；MCM)技术、多芯片封装(Multi-chip Package；MCP)技术、芯片堆叠(Stack Die)、PoP (Package on Package)、PiP (Package in Package) ，以及将主/被动元件内埋于基板(Embedded Substrate)等技术。以结构外观来说，MCM属于二维的2D构装，而MCP、Stack Die、PoP、PiP等则属于立体的3D构装；由于3D更能符合小型化、高效能等需求，因而在近年来备受业界青睐。

SiP封装中互连技术(Interconnection) 多以打线接合(Wire Bonding) 为主，少部分还采用覆晶技术(Flip Chip)，或是Flip Chip 搭配Wire Bonding 作为与Substrate (IC载板) 间的互连。但以Stack Die (堆叠芯片) 为例，上层的芯片仍需藉由Wire Bonding来连接，当堆叠的芯片数增加，越上层的芯片所需的Wire Bonding长度则将越长，也因此影响了整个系统的效能；而为了保留打线空间的考量，芯片与芯片间则需适度的插入Interposer，造成封装厚度的增加。

随着SoC制程技术从微米(Micrometer)迈进纳米的快速演进，单一芯片内所能容纳的电晶体数目将愈来愈多，同时提升SoC的整合能力，并满足系统产品对低功耗、低成本及高效能之要求。但是当半导体制程进入纳米世代后，SoC所面临的各种问题，也愈来愈难以解决，如制程微缩的技术瓶颈及成本愈来愈大、SoC芯片开发的成本与时间快速攀升、异质(Heterogeneous )整合困难度快速提高、产品生命周期变短，及时上市的压力变大，使SiP技术有发展的机会。

SiP技术具整合弹性可大幅缩减电路载板面积

系统封装(SiP)技术在现有集成电路工程并非高困难度的制程，因为各种功能芯片利用集成电路封装技术整合，除考量封装体的散热处理外，功能芯片组构可以将原本离散的功能设计或元件，整合在单一芯片，不仅可以避免设计方案被抄袭复制，也能透过多功能芯片整合的优势让最终产品更具市场竞争力，尤其在产品的体积、功耗与成本上都能因为SiP技术而获得改善。

SiP元器件若设计规画得当，已可相当于一系统载板的相关功能芯片、电路的总和，而依据不同的功能芯片进行系统封装，可以采简单的Side by Side芯片布局，也可利用相对更复杂的多芯片模组MCM(Multi-chip Module)技术、多芯片封装MCP(Multi-chip Package)技术、芯片堆叠(Stack Die)、PoP(Package on Package)、PiP(Package in Package)等不同难度与制作方式进行系统组构。也就是说，在单一个封装体内不只可运用多个芯片进行系统功能建构，甚至还可将包含前述不同类型器件、被动元件、电路芯片、功能模组封装进行堆叠，透过内部连线或是更复杂的3D IC技术整合，构建成更为复杂的、完整的SiP系统功能。

而在SiP整合封装中，关键的技术就在于SiP封装体中的芯片或功能模组的芯片内互连技术(Interconnection)，在一般简单形式或是对芯片体积要求不高的方案中，运用打线接合(Wire Bonding)即可满足多数需求，而打线接合形式芯片多用Side by Side并列布局为主，当功能芯片数量多时，芯片的占位面积就会增加，而若要达到SiP封装体再积极微缩设计，就可改用技术层次更高的覆晶技术(Flip Chip)或是Flip Chip再搭配打线接合与IC载板(Substrate)之间进行互连。

基本上堆叠芯片(Stack Die)的作法在上层的芯片或模块仍然需要透过打线接合进行连接，但若碰到SiP的整合芯片、功能模块数量较多时，即堆叠的芯片、功能模组数量增加，这会导致越是设于SiP结构上层的芯片、模块所需要的打线连接电子线路长度将因此增长，传输线路拉长对于高时脉运作的功能模块会产生线路杂讯或是影响了整体系统效能；至于SiP在结构上为了预留Wire Bonding的打线空间，对芯片与芯片或是功能模块与功能模块间插入的Interposer处理，也会因为这些必要程序导致SiP最终封装成品的厚度增加。

随着IC集成电路制造、封装技术不断演进，芯片或功能模块的裸晶本身制程，已从微米制程升级至纳米等级，这代表单一个功能芯片或功能模块可以越做越小，也代表SiP的功能可因而得到倍数的成长，甚至还能游刃有余地维持相同的封装体尺寸。

也是拜半导体科技进步之赐，单一芯片功能在效能、体积、功耗表现的持续优化，也同时提升了芯片的SoC(System on Chip)整合能力。

但SoC在面对微缩、异质核心(Heterogeneous)整合、产品快速更迭版本／功能等要求越来越高下，也让制程相对单纯、更利于多芯片整合的SiP制程技术抬头，让SiP在更多发展场域有其发展优势与条件。

SiP功能优势多成为轻薄电子产品设计重要方案再来检视SiP的技术优势。

首先SiP可利用封装技术让整合设计更具效率，也就是说SiP可在单一封装体内装多组功能芯片，例如单一SiP若整合两组功能芯片，使用堆叠设计可以在相同芯片占位面积设置双芯片功能，若是三个功能芯片构装，则可以在单一芯片略大的体积设置多芯片功能。

SiP另一大优势在于构装芯片的设计验证会比同样多功能芯片整合的SoC设计方案更简单许多，因为SiP为利用已有的功能芯片、矽智财IP或是功能模块芯片进行构装，基本上这些功能独立的芯片皆已可透过既有的验证流程确认功能完整性，而在SiP制程中仅针对芯片与芯片、功能模块与功能模块的内部连线在封装后是否正常无误进行验证，大幅减少设计流程与验证成本。

而SoC却需要透过版图布局／布线，不仅在设计流程与负荷相对复杂，在后期的芯片验证调校成本也相对较高，两者相较SiP在争取产品上市时间有绝对优势。同时，SiP的优点还有可以结合不同功能芯片、功能模块，在面对异质芯片构装方面可以极具弹性，在封装体内还可设置被动元件，甚至集成天线模块进封装体，芯片的封装成果可以自成一套电子系统，实现嵌入式无源元件的设计方案组合。

另外SiP也可大幅减低系统开发成本，因为相关的电子回路都可以透过封装体内的线路与元件布局进行整合，如此一来不仅节省了SiP终端元器件本身的占位空间，也能把部分电路载板的关键线路、零组件并入SiP封装体中，极度简化PCB电路板的复杂度与面积，成本与验证程序可获得大幅优化。

高度集成电路封装整合提升产品抗机械、抗化学腐蚀能力 SiP也具备极好的抗机械、抗化学腐蚀能力，因为相关电路都以封装体整个包覆起来，可增加电路载板的抗机械应力、抗化学腐蚀能力，同时提高了电子系统的可靠性。

而与传统集成电路芯片或封装元器件不同的是，SiP不只是可处理数位系统电子的通用运算，像是DSP(Digital signal processing)数位信号处理系统、感测器、微机电MEMS(Micro Electro Mechanical Systems)甚至是光通讯应用领域，都可以透过关键模组元件整合，以极小芯片的SiP封装元器件实践以往需要大片电路功能载板处理的功能设计。

由于SiP可使用的芯片内布局、内部连线技术方案的差异，可让SiP实现如单一封装体透过多芯片互连、倒装、IC芯片直接芯片互连等设计方案完成SiP元器件设计，这可以让SiP在多芯片整合后对外的电气连接介面大幅缩减，不仅可有效减少封装体尺寸与引脚数量，也可缩短功能IC间的连接线路长度，让电气性能表现大幅提升，而SiP透过芯片内部互连可以提供更高品质的电气连接效果、低功耗、低噪讯的连接品质，尤其在高外部频率的工作环境中，SiP的运行效能可以达到接近SoC元器件的运行效果。

SiP元器件也并非全无缺点，SiP在运行速度、介面频宽、功耗表现多数仍较SoC元器件来得逊色，因为SoC为功能极度优化的设计，已对运行效能、介面频宽、元器件功耗表现进行最佳化调教，而SiP为利用矽智财IP、功能IC或部分功能模块进行封装体内的内部连结整合，较SoC多了许多电晶体数量差距，导致功耗表现无法直接与SoC产品相抗衡。此外，内部打线连接若是采TSV(Through-Silicon Via)连接，因为接线未能如SoC达到极度优化，金属线材连接会因阻抗导致传输延迟，加上各功能芯片也有其独立电源供应，也会导致功耗优化的程度提升受限。

产业链结构完整台厂发展SiP最大优势

2007年第一代iPhone推出后，逐渐开启行动装置产品的普及。随着轻薄短小、多功能、低功耗等产品趋势形成，SiP技术渐成封装技术发展的目标；2015年，体积更小的Apple Watch等穿戴式产品开始兴起，亦亟需使用SiP技术协助。

而在物联网时代即将来临之际，对多功能整合、低功耗与微型化等需求更将逐步增加，SiP技术将能提供较为理想的解决方案。因此，不但国内外现有封测大厂极力发展SiP技术，相关基板厂、EMS厂乃至于上游晶圆代工厂，皆有厂商跨入以抢食商机。

由于SiP须不同专业领域互相配合，包括IC基板、封装技术、模组设计与系统整合能力等，这对相关台湾业者来说，是很好的发展机会。因为，台湾在半导体电子产业链结构完整，厂商分布广泛，具有发展SiP技术的先天条件。就以半导体产业结构来分析，分布领域广泛且完整，使台湾半导体业者具有上中下游合作的基础条件。

尤其对封测业者来说，以技术为主的封装厂可与IC设计厂紧密合作，以领先的封装技术来满足IC设计业者对产品的各种设计需求；也可与记忆体厂乃至晶圆代工厂技术合作，发展SiP异质整合。

而对于专注在测试为主的后段测试厂而言，SiP对晶片功能检测与多晶片测试的需求增加，也将带给部分专业测试厂切入机会，专业测试厂可积极争取与封装厂或晶圆代工厂垂直分工，以分食SiP所带来的庞大商机。

不仅如此，台湾在IC基板厂商近年来开始走向类半导体领域，发展SiP所需的积体电路内埋基板，提供相关材料。而在模组设计与系统整合方面，更是有鸿海等EMS大厂可进行相关支援。因此，在整体产业链结构完整的优势下，台湾厂商具有发展SiP技术的先天条件。

目前在高阶封装技术仍保有领先地位的台厂，若能再强化厂商间合作与善用优势，则台湾厂商在SiP领域将可维持技术领先并拥有更多发展商机。

IC基板厂投入SiP领域

由于封测厂商积极发展SiP技术，因此吸引部分IC基板厂商开始聚焦SiP所带来的潜在商机。IC基板埋入主被动元件而成为SiP基板，在更薄的载板空间内埋入IC，亦逐渐成为发展趋势。未来，在行动装置、穿戴式与物联网等应用下，SiP基板预料将为IC基板厂商带来另一波成长动能。

在国外厂商部分，除日商TDK发展积体电路内埋式基板，并与日月光结盟，共同朝SiP领域迈进之外；另一家日系大厂Ibiden、韩厂Semco以及奥地利厂商AT&S等，也都积极投入发展SiP所需的IC基板。

国内其他IC基板大厂也陆续展开布局，其中南电发展的系统级封装产品已导入量产，主要应用于手机和网通产品，并积极开发中国大陆IC设计与封测客户。

另一间IC基板大厂景硕的SiP产品所占营收比重在2015年已经超过一成，包括应用于功率放大器、NAND Flash与网通等产品，并与国内封测大厂建立供应链关系，同时也是美系客户供应商。而欣兴电子也积极开发新原料与新制程，以作为系统级封装基板的技术基础。

SiP技术不但是诸多封测厂发展的目标，也吸引部分EMS厂商与IC基板厂商投入。

近年来，部分晶圆代工厂也在客户一次购足的服务需求下（Turnkey Service），开始扩展业务至下游封测端，以发展SiP等先进封装技术来打造一条龙服务模式，满足上游IC设计厂或系统厂。

然而，晶圆代工厂发展SiP等先进封装技术，与现有封测厂商间将形成微妙的竞合关系。首先，晶圆代工厂基于晶圆制程优势，拥有发展晶圆级封装技术的基本条件，跨入门槛并不甚高。

因此，晶圆代工厂可依产品应用趋势与上游客户需求，在完成晶圆代工相关制程后，持续朝晶圆级封装等后段领域迈进，以完成客户整体需求目标。这对现有封测厂商来说，可能形成一定程度的竞争。

由于封测厂几乎难以向上游跨足晶圆代工领域，而晶圆代工厂却能基于制程技术优势跨足下游封测代工，尤其是在高阶SiP领域方面；因此，晶圆代工厂跨入SiP封装业务，将与封测厂从单纯上下游合作关系，转向微妙的竞合关系。

以晶圆代工龙头台积电量产在即的整合扇出型封装（InFO）技术来说，2016年将可量产应用于行动装置产品，再搭配前端晶圆代工先进制程，打造出一条龙的服务。

InFO架构是以逻辑晶片与记忆体晶片进行整合，亦属于SiP范畴，与过去TSV 2.5D IC技术层级的CoWoS技术相比，其亮点是无需矽中介层，因此成本更低，更轻薄且散热程度更好。

目前台积电跨入SiP业务多为因应客户需求，是否对于封测厂形成抢单效应，值得后续关注。不过，封测厂面临晶圆代工厂可能带来的竞争，并非完全处于劣势而毫无机会。

封测厂一方面可朝差异化发展以区隔市场，另一方面也可选择与晶圆代工厂进行技术合作，或是以技术授权等方式，搭配封测厂庞大的产能基础进行接单量产，共同扩大市场。此外，晶圆代工厂所发展的高阶异质封装，其部份制程步骤仍须专业封测厂以现有技术协助完成，因此双方仍有合作立基点。

庞大的市场规模

全球终端电子产品的发展不断地朝向轻薄短小、多功能、低功耗等趋势迈进，对于空间节省、功能提升，以及功耗降低的要求越来越高，SiP的成长潜力也越来越大。2015年Apple Watch等穿戴式产品问世后，SiP技术扩及应用到穿戴式产品。

虽然，目前穿戴式产品的市场规模尚难与智慧型手机匹敌，但未来穿戴式产品预期仍将呈现成长，为SiP带来成长动能。

此外，物联网即将逐渐普及之际，在万物联网的趋势下，必然会串联组合各种行动装置、穿戴装置、智慧交通、智慧医疗，以及智慧家庭（图2）等网路，多功能异质晶片整合预估将有庞大需求，低功耗也会是重要趋势。

因此，SiP预料仍将扮演重要的封装技术。虽然，全球物联网相关业者目前仍处于建立平台与制定规格阶段，尚未呈现具体商机。然而，若将来相关平台建立完成，相关规格与配套措施皆完备后，物联网亦成为SiP动能成长来源。

整体来说，未来智慧型手机等行动装置仍可呈现微幅成长趋势，且内建功能将越趋丰富，对SiP需求将会有所提升；而穿戴装置产品朝向微小化发展，将更仰赖SiP技术协助；加上未来物联网时代，多功能异质整合与低功耗趋势，将以SiP技术作为重要解决方案。因此，SiP市场预期仍将持续成长。

2014年全球SiP产值约为48.43亿美元，较2013年成长12.4%左右；2015年在智慧型手机仍持续成长，以及Apple Watch等穿戴式产品问世下，全球SiP产值估计达到55.33亿美元，较2014年成长14.3%。

2016年，虽然智慧型手机可能逐步迈入成熟期阶段，难有大幅成长的表现，但SiP在应用越趋普及的趋势下，仍可呈现成长趋势，因此，预估2016年全球SiP产值仍将可较2015年成长17.4%，来到64.94亿美元。

全球主要封测大厂中，日月光早在2010年便购并电子代工服务厂（EMS）--环电，以本身封装技术搭配环电在模组设计与系统整合实力，发展SiP技术。使得日月光在SiP技术领域维持领先地位，并能够陆续获得手机大厂苹果的订单，如Wi-Fi、处理器、指纹辨识、压力触控、MEMS等模组，为日月光带来后续成长动能。

此外，日月光也与DRAM制造大厂华亚科策略联盟，共同发展SiP范畴的TSV 2.5D IC技术；由华亚科提供日月光矽中介层（Silicon Interposer）的矽晶圆生产制造，结合日月光在高阶封测的制程能力，扩大日月光现有封装产品线。

不仅如此，日月光也与日本基板厂商TDK合作，成立子公司日月旸，生产积体电路内埋式基板，可将更多的感测器与射频元件等晶片整合在尺寸更小的基板上，让SiP电源耗能降低，体积更小，以因应行动装置、穿戴装置与物联网之需求。

全球第二大封测厂Amkor则是将韩国厂区作为发展SiP的主要基地。除了2013年加码投资韩国，兴建先进厂房与全球研发中心之外；Amkor目前SiP技术主要应用于影像感测器与动作感测器等产品。

全球第三大暨台湾第二大封测厂矽品，则是布局IC整合型SiP，以扇出型叠层封装（FO PoP）技术为主，其主要应用于智慧型手机，目前与两岸部分手机晶片大厂合作中，2016年可望正式量产。

由于矽品在模组设计与系统整合方面较为欠缺，因此近期积极寻求与EMS大厂鸿海策略联盟，以结合该公司在模组设计与系统整合能力，让SiP技术领域发展更趋完整。

原本位居全球第四大封测厂的星科金朋也在韩国厂区积极开发SiP技术，但因整体营运状况不如前三大厂，因此难以投入大额资本以扩充SiP规模。

不过，随着大陆封测厂江苏长电并购星科金朋而带来资金，将能够结合原本星科金朋的技术，预期在SiP领域有望成长。拥有资金并进一步取得技术之后的江苏长电，未来在SiP技术领域所带来的竞争力，特别值得台厂留意。摩尔精英

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