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Nand页面的理解固态硬盘为啥如此便宜？解密NAND工艺！

发布时间 : 2024-10-06

作者 : 小编

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固态硬盘为啥如此便宜？解密NAND工艺！

如今装机，至少在系统盘配置上，固态硬盘已经彻底淘汰了机械硬盘，成为了标配。那么，为什么固态硬盘越来越便宜？这背后的秘密就是NAND颗粒层数工艺的提升。

1、NAND工艺：提高密度是降低成本的关键

关于构成固态硬盘核心存储单元的NAND非易失性存储)颗粒的工作原理，我们在以前的硬件学堂中已经提到过好几次，大家可以进入钛师父公众号查找 #硬件学堂的tag找到详细描述。从历史来说，NAND是1987年由东芝（现铠侠）的存储科学家增冈不二夫发明，并在90年代末开始得到大规模应用。

第一枚NAND闪存芯片

闪存由 FG-MOS 或 FG-MOSFET（浮栅金属氧化物场效应晶体管）组成。每个 FGMOS 都可以捕捉或者释放电子。而这种捕捉到电子和已释放电子的状态，就被标记为二进制的0或者1的存储状态。这些晶体管就被称为单元。众多单元通过记录或者改写这种0或1的电子状态，完成记录数字化内容。

而闪存存储器有两种类型，NOR 型闪存和 NAND 型闪存。在 NAND 闪存中，这些单元是串联排列的，因此我们只能串行访问这种内存颗粒。NAND 闪存具有非易失性、可编程性。这意味着，即使不连接任何电源，它也能永久存储数字内容。

而在一个NAND颗粒里，能够划分、容纳的单元越多，那么它的存储能力就越高，成本也就越低。

因此，早期的NAND“平面”扩充单元数的方法非常简单，就是我们熟悉的SLC/MLC和TLC标准，不断划分单元内的空间为“新单元”（逻辑），提高存储密度，降低成本。

但是，这样做也带来了问题。因为NAND是“串行”读写，因此这种平面划分，造成了一个单元内出现了并行读写判断、访问，读写次数也大大增加，因此在速度和耐用性上，形成了指数级的下降，必须配合好的主控方案的读写均衡策略，否则会造成掉速和颗粒快速磨损。而且，平面扩充路线到了QLC后，再往前走的难度也很大了。

于是就有了各种立体增加颗粒内单元密度的方法，这就是“3D”法。

在 3D NAND 闪存中，通过在三维矩阵中垂直构建存储单元来节省空间。这种制造 NAND 存储芯片的技术节省了大量物理空间，使芯片变得更小。

V-NAND开启层数大战

2012年，三星将3D化NAND颗粒制程称为V-NAND，发明了32层堆叠的NAND颗粒加工工艺，并顺势推出了第一款3D NAND固态硬盘，850 PRO。

不过由于当时的主控技术等原因，尽管通过3D NAND在空间上增加了单元密度，但是850 PRO依然是采用的SLC架构，即每层单元自身依然是SLC晶体管组成。虽然这造成了一定的“浪费”，但是大大提高硬盘的性能和耐用度。基于这种存储密度+性能+耐用兼得的思路，三星甚至给它给出了10年内质保，赢得了市场口碑。

随后，各家具有颗粒研发能力的存储元件大厂，就开始了一场以提高3D NAND密度（层数），以提高单个NAND颗粒存储密度、性能，降低成本的“层数之战”。

各家层数大战，中国芯后来居上

时至今日，各家存储颗粒厂，都通过自己独有的工艺架构，实现了NAND颗粒在3D空间结构上的多层结构。

2、三星V-NAND：竖起来就可以了

三星的V-NAND 3D工艺的原理是最为“简单”的，充分利用了颗粒封装的纵向空间，可以理解了把所有晶体管从平面平铺改为了“竖起来插”，就这样做到了多层高密度的排布。

电子显微镜下的三星V-NAND晶体管阵列

三星二代V-NAND制程（86层）每个单元的晶体管元件尺寸和间距

不过，要做到进一步增加密度怎么办？当然是把晶体管做小，晶体管之间的间距也做小，这样一个垂直空间能放更多的晶体管。由于三星是目前业内三家（台积电、英特尔、三星）掌握超小规模制程的半导体厂家，所以这种结构思路对它来说实现更容易，且成本优势更为明显。

到2022年底，三星的实用化第六代V-NAND制程已经达到了232层的主流高密度。而准备在今年年底或明年年初发布的第七代三段式V-NAND将达到300多层水平，第八代则准备达到430层水平。

来自发明者的思路：BiCS架构

而作为NAND闪存颗粒的发明者，铠侠走的3D化制程思路是BiCS架构。而同样架构思路的还有SK海力士和西部数据。

简单来说，BICS结构，就是存储单元不是简单的“竖起来”，而是先把板状电极竖起来堆叠，然后在它们之间开孔并连接电极，从而一次性形成所有层的存储单元 ，以降低制造成本。

其中的核心，是把作为控制栅极的板状电极（图中的绿色板）和绝缘体交替堆叠，然后在垂直于表面的方向上一次性打出大量孔洞。

冲孔和塞孔是BICS结构工艺中最重要的部分

最后，在板状电极开孔的内部填充（堵塞）电荷存储膜和柱状电极。在这种情况下，板状电极和柱状电极之间的交叉点就构成一个存储单元。

BICS结构原理

这种结构在前期的密度提高效率甚至略高于V-NAND，但是，随着密度的提高，开孔的尺寸越来越小，而晶体管和电极也越来越小，对工艺的要求也就越来越大。

因此，到2023年3月，BICS架构才由铠侠达到了218层的密度，赶上了业界头部水平。在BICS9和BICS10制程节点，铠侠和西部数据将尝试冲击300和400层级别密度。

CuA：平面密度堆起来一样可怕

CuA，即CMOS under Array（阵列下CMOS），这是美光和英特尔在NAND颗粒3D化的代表性技术。简单来说，它也是“堆”，但和三星“竖着堆元件”，铠侠“交叉堆元件”不同，它是一种“堆平面”的技术 。

在常规的NAND元件布置思路——阵列外 CMOS（CoA）中，CMOS 电路被放置在存储元件的阵列旁边。因此，如果 CMOS 面积增大，芯片尺寸也会增大。

为了提高并行性，需要放置更多的 CMOS 电路，如页面缓冲电路，从而导致芯片尺寸增大。而在阵列下 CMOS（CuA）结构中，CMOS 电路被放置在阵列下。CuA 可以实现更多的并行性（更多平面），因为有更大的面积可用于 CMOS 电路。

因此，实际上CuA是通过把附属配套元件“参差不齐”的空间拉平堆叠，实现了主要的MOSFET层的平面对齐 ，从而可以一边缩小晶体管体积增加密度，另一边通过这种平面的整齐实现更大密度的单元整体堆叠，更加整齐划一带来了更加大的层数密度。

美光176层NAND颗粒局部，可见十分平整的多平面堆叠

根据美光自己的宣传，这种架构的实际密度比竞品的TLC产品高35%~100%。

这种布局结构，NAND颗粒的总体成本由单晶片（芯片面积）与CuA结构所需的额外工艺步骤决定，其中3D单元集成过程中的热设计管理至关重要，因为高速IO速度要求更低的电阻。因此，散热是否良好对这种架构的颗粒的实际速度表现非常重要。

4D PUC：比CuA更进一步的阵列化

而SK海力士则把多年来采用BICS的经验和三星的“多截”架构思路与CuA结合，在今年业界首个实现了321层的NAND颗粒密度。这就是4D PUC架构。

CuA是把CMOS附属元件阵列化拉平单元平面，而4D PUC则是把所有的外围电路全部放在NAND晶体管阵列下方，然后在NAND晶体管阵列结合BICS和多段堆叠思路，实现更高密度，因此也号称实现了4D化，更多是一个营销概念。

Xtacking晶栈：来自长存的“遥遥领先”

无论是CuA还是4D PUC，为何都把节省空间的思路放在了CMOS一类附属电路？

这是因为在传统3D NAND架构中，外围电路约占芯片面积20~30%，因此省出了这部分的面积，就可以安排更多的单元层数，实现更高的存储密度。

而中国的长江存储的Xtacking晶栈技术，就是另一种NAND 3D结构化思路。

Xtacking晶栈技术将外围电路与存储元件阵列面对面粘合，而不是并排粘合 。用于存储单元操作和 I/O 的外围电路在单独的晶片上形成，采用适合所需 I/O 速度和功能的 CMOS 逻辑技术节点。最后完成的存储单元阵列晶片通过数十亿个金属 VIA（垂直互连通道）连接到外围晶片。

由于是对向面对面”见缝插针”式的结合，因此实际上附属电路是“嵌入”到了存储晶体管之间的“空隙” ，较之CuA和PUC，相当于“一键合体”，因此节省的空间更大，从而实现了更加密集，且性能搭配和质量良率更加自由可控的多层单元堆叠，成本更低。

显微镜下的附属阵列（上部）和存储阵列（下部）结合情况

例如，同为128L层数512GB NAND颗粒规格，长存的CDT1B颗粒，封装面积为60.42mm²，而三星的V-NAND封装面积为73.60mm²，SK海力士的颗粒为63 mm²，美光的颗粒则为66.08 mm²。

凭借这一创新架构，长江存储的NAND颗粒实现了比传统3D NAND更高的存储密度，芯片面积可减少约25%，生产周期可缩短20%，相继突破了64、128、232、238L密度层级，从而实现了国产NAND颗粒成本的急速下降。

从此以后，国产SSD再也不用高价购买进口3D NAND芯片，或者只能采用低成本、低品质的“黑片”“白片”，而是堂堂正正用上了国产高品质3D NAND颗粒，在最终的SSD成品市场大杀四方，也大大惠及了广大消费者。

3、未来：500层或许是极限，但总有办法突破

当然，3D NAND也不可能进行无限堆叠。

进一步缩小晶体管大小，面临半导体制程趋于物理极限的问题，向3nm以下进军困难重重。

而从堆叠方式和思路想办法，基于目前的堆叠方式，预计在可预见的工艺制程条件下，NAND的单元堆叠极限大概在500层左右，但人类的创造力无穷，我们应该能找到下一次突破极限的方法。

3D NAND架构解析

1前言

由于2D NAND自身技术缺陷，行业预测10-12nm将是其极限。3D NAND, 即立体堆叠技术，如果把2D NAND看成平房，那么3D NAND就是高楼大厦，建筑面积成倍扩增，理论上可以无限堆叠。这可以摆脱对先进制程工艺的束缚，同时也不依赖于极紫外光刻（EUV）技术，而闪存的容量/性能/可靠性也有了保障。

2 3D NAND FLASH架构分析

3D NAND目前大多使用55 nm以上的工艺，一般3D谈的是层数。下图是Tech Insights 2020整理的NAND Flash Roadmap，包含2D NAND及3D NAND，长江存储已被纳入图表中，成为第五家有能力生产3D NAND的厂家，其预测结果也符合市场现状。目前而言，3D NAND闪存主要由三星/海力士/镁光-英特尔/东芝/闪迪垄断99%市场份额，且每家都有自己特殊的工艺架构，三星/海力士的CTF（电荷俘获），镁光/英特尔的FG（多晶硅浮栅），东芝/闪迪的P-BiCS，长江存储的Xtacking。

图1 Tech Insights NAND Flash Memory Technology

2.1镁光/英特尔的FG（多晶硅浮栅）架构

镁光/英特尔主要是采用OPOP（氧化硅/多晶硅）堆叠技术，前栅工艺，存储单元是浮栅结构。图2是DC-SF（双控制栅及环绕浮栅）架构示意图，图3是其加工工艺流程，（a）存储区OPOP孔干法刻蚀成型，（b）回刻氧化硅，（c）沉积绝缘层IPD，（d）填充多晶硅，（e）湿法刻蚀多余的多晶硅并沉积隧穿氧化层，（f）填充多晶硅形成完整存储结构。

图2 双控制栅及环绕浮栅架构

图3 DC-SF NAND 工艺流程

2.2东芝P-BiCS架构

东芝于2009年提出P-BiCS结构，如图4所示，器件结构是U型环栅结构，前栅工艺，ONO电荷俘获，OPOP（氧化硅/多晶硅）堆叠技术。工艺难点是U型沟槽的制作，以及随着堆叠层数的增加，刻蚀工艺难度进一步加大；因此东芝只在64层架构以下使用OPOP堆叠，而64层及以上产品堆叠采用ONON（氧化硅/氮化硅）技术。

图4 （a）P-BiCS架构和（b）工艺流程

2.3三星TCAT CTF架构

三星于2009年提出TCAT结构，如图5所示，器件结构是垂直管状环栅结构，hk-金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术。图6是其加工工艺流程，（a）存储区ONON孔干法刻蚀成型且完全填充多晶硅，栅沟槽刻蚀成型，（b）湿法刻蚀去除氮化硅，（c）沉积ONO-high-k，PVD沉积金属栅，（d）刻蚀多余的金属W，防止栅短路。其工艺相对于东芝和镁光复杂且难度大，尤其是存储层ONO沉积完后还要沉积金属栅对film挑战极大，同时也意味着ONON堆叠难以减薄，就限制了容量的增加。

图5 TCAT架构

图6 TCAT工艺制程

为了解决此工艺复杂，堆叠难以压缩的难题，2012年海力士提出了SMArT (Stacked Memory Array Transistor)结构，如图7所示。器件结构也是垂直管状环栅结构，hk-金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术。创新之处在于ONO存储层在孔内部，同时多晶硅也不全部填满沟道，大约只有8nm左右的多晶硅，剩余的用氧化硅填充。这种结构可以减薄ON堆栈层的厚度，同时薄的沟道多晶硅的Vth阈值电压分布更均一，也削弱了晶界对沟道电流的阻碍作用。因此这种结构在工业量产中得到了最广泛的应用。东芝/三星/海力士/长江存储都基于此核心结构开发出自己的产品。

在3D NAND中，由于多晶硅沟道的阻力更高，流动性更低。因此，为了达到2D NAND 的性能，3D NAND必须使用更好的电路结构、算法和控制器。

图7 SMArT架构

2.4 3D NAND CTF vs FG

目前3D NAND存储层分两种结构，一种是浮栅型Flash器件，厂商为镁光，一种是电荷俘获型SONOS器件，厂商为三星/海力士/东芝/长江存储。

浮栅型器件特点是：

（1）浮栅中电荷可以自由移动，单一缺陷就可以导致电荷流失;

（2）相邻元件存在浮栅间电容耦合干扰;

（3）多级存储需要控制存储电荷数量;

（4）栅结构复杂；

（5）Reliability好；

（6）堆栈方式为OPOP。

电荷俘获型SONOS器件的特点是：

（1）氮化物存储层中电荷被存在电荷阱中，电子无法自由移动;

（2）相邻元件不存在耦合干扰;

（3）可实现多物理位存储;

（4）栅结构简单，利于工艺集成；

（5）堆栈方式为ONON。

2.5 3D NAND的工艺难点

与2D NAND缩小Cell提高存储密度不同的是，3D NAND只需要提高堆栈层数。从2013年三星推出了第一款24层SLC/MLC 3D V-NAND，到现在主流96/128层TLC 3D NAND产品问世，随着层数迈进100+层，其工艺难度也愈发困难。

（1）ONON/OPOP层数堆叠

随着层数24 /48/64/96 /128层等快速增加，对堆叠的薄膜有了进一步严格要求，均匀性、缺陷控制、最小平面内位移和氮化物收缩、热应力后可接受的晶圆形变，以及高氮化物/氧化物湿蚀刻选择性等。层数堆叠的同时也会对每对薄膜进行减薄，这样对器件的可靠性也做出了更高的要求。

图8 薄膜在堆叠过程中的张应力和压应力

（2）高长宽比（HAR）通孔蚀刻

通孔的形成需要等离子干法刻蚀，每个12寸晶圆上需要刻上超过上千万亿个孔，（长宽比大于 50），挑战当前等离子蚀刻技术的物理极限。目前只有美国泛林半导体设备技术有限公司垄断此技术。

刻蚀的主要问题是：

（1）不完全蚀刻、

（2）通孔中间弯曲和扭曲、

（3）通孔顶部和底部之间CD变化大，

（4）底部通孔不圆等，如图9所示。

此类缺陷可能导致短路、相邻存储单元之间的干扰以及其他电学性能问题。

为了缓解 HAR 蚀刻的挑战，对于超过64层的3D NAND，主流做法是用两个64层堆叠成128层 3D NAND。

图9 干法刻蚀通孔遇到的问题

（3）WL台阶的设计与刻蚀

由于器件结构是垂直管状环栅结构，因此需要特别设计出台阶结构，通过Contact引出栅结构。图10（a）给出了实现台阶的工艺方法，即Trim/Etch/Trim/Etch，图10（b）为成型后的台阶。需要精确控制台阶的刻蚀层数和CD的均匀性，保证每个Contact都能落到对应的台阶上，不能发生错位。而当层数高于64层时，为了节省Mask和降低工艺难度，就需要设计新的台阶结构。

图10（a）台阶刻蚀工艺流程示意图（b）成型后的台阶

3 3D NAND现阶段主流产品工艺水平

3.1现阶段主流产品

为能更缩小存储单元尺寸，除了工艺持续缩小及将存储单元3D化外，还有一种方式就是增加每存储单元能存储的 bit 数目上。SLC存储ㄧ个bit数据，也就是二个状态 (0，1) ; MLC 存储两个bit数据，所以是四个状态 (00，01，10，11) ; TLC 三个bit，八个状态(000，001，010，011，100，101，110，111) ; QLC四个bit，十六个状态 (0000，0001，…. 1111)，如下图所示。从SLC到QLC，成本极大降低，随之而来的是擦写次数会大幅降低，从100K次降到不足1K。为了弥补这个不足，需要系统优化区块管理，这样即使只有1K次擦写，也足够适用于消费者个人使用。企业级用户就只能用SLC和MLC产品。

目前只有三星、海力士、东芝、镁光-英特尔、长江存储五家公司能够量产。各家的 3D NAND存储单元及技术都不相同，目前市场上3D NAND最多的是64层和96层TLC产品。图14是目前市场上3D NAND的主流产品，浅蓝色是2018年量产的64层TLC产品，深蓝色是2019年量产的96层TLC产品，从工艺水平/良率/市场份额来看，三星都走在前头。

图14 3D NAND厂商量产产品

像苹果公司最新旗舰手机iPhone 11系列都已经用上了东芝海力士三星的最新96层TLC产品。华为/LG/小米/Apple iPad/Google Surface/Dell/三星手机也都用上了64层TLC产品。

3.2各大厂主流工艺分析

为了增加存储单元面积，降低生产成本，目前各大厂都采用了把外围电路做在存储单元的下方，即Peri under Cell, 外围电路成型以后，需要经过化学机械研磨CMP工艺使之平坦化，这将使得CMP制程的难度和重要性得以提高。

图15 Peri under Cell结构

（a）三星92层工艺

三星的92层是一次刻蚀成型而成，技术难度最高。采用垂直管状环栅结构，金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术，ON对做了减薄处理，台阶区长度相对东芝减小了11um，如图16所示。

图16 三星3D NAND产品（a）64层，（b）92层，（c）台阶区结构

（b）东芝/西部数据96层工艺

东芝的96层是由两个48层堆叠而成，和三星一样采用垂直管状环栅结构，金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术，ON对做了减薄处理，台阶区相对于64层只增加了4um的宽度，如图17所示。

图17 东芝3D NAND产品（a）64层，（b）96层，（c）台阶区结构

（c）镁光/海力士96层工艺

镁光和海力士的96层也都采用了两个48层堆叠而成。从图18中可以看出来这三家对于上下通孔中间的接触层各有不同。镁光是氧化铝/氧化硅/氮化硅三明治结构，海力士没有过渡层，东芝只有氧化硅层。由于需要联通上下通孔，即ONO层是公用的，则对Alignment对准有极高的要求，这也是多层堆叠的技术难点所在。

图18 东芝/镁光/海力士上下通孔中间层对比

（d）长江存储128层工艺

长江存储目前量产的是32层64Gb SLC/MLC产品和64层256Gb TLC产品，采用特有的Xtacking工艺，如图19所示，可在一片晶圆上独立加工负责数据I/O及记忆单元操作的外围电路。这样的加工方式有利于选择合适的先进逻辑工艺，以让NAND获取更高的I/O接口速度及更多的操作功能。存储单元同样也将在另一片晶圆上被独立加工。当两片晶圆各自完工后，XtackingTM技术只需一个处理步骤就可通过数百万根金属VIA将二者键合接通电路，而且只增加了有限的成本。

图19 长江存储存储阵列边缘台阶界面图

长江存储的128层是通过两个64层堆叠而成，其结构类似于三星/东芝等。

3.3 3D NAND即将量产产品展望

（1）112层/128层/144层/170层及大于200层以上产品，>10Gb/mm2

（2）海力士的9x层QLC以及128层/176层产品

（3）长江存储的128层TLC/QLC产品

（4）3个64层或以上堆叠的3D NAND产品

（5）其他新型3D NAND产品

4 3D NAND总结

以上文章主要简述了几种常见的3D NAND Flash结构和工艺和现阶段主流产品工艺水平等。随着层数的进一步增加，难度也进一步增大，各个大厂都将面临着生产成本的急速增加。这种沟道垂直结构对制造过程（新材料属性）和设备（精确到原子层控制）提出了更加严格的要求。随着许多新型态的非易失性存储器已研发出来，如MRAM/ FRAM/ RRAM/ PCRAM/ 3XPoint，未来或许能取代现有的DRAM/NAND Flash存储器。但在此之前，3D NAND将主导非易失存储器的市场。

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