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nand闪存制程工艺一文让你看懂三星第五代V-NAND技术

发布时间 : 2024-11-24

作者 : 小编

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一文让你看懂三星第五代V-NAND技术

转自天极网

今年1月底，三星电子又发大招，推出采用第五代V-NAND技术的SSD产品——三星970 EVO Plus SSD。事实上，随着新一代3D NAND技术的不断成熟，速度更快的NVMe协议的SSD固态硬盘已经成为市场主流。

以前，我们见过的闪存多属于Planar NAND平面闪存，3D闪存则是立体堆叠的。打个比方，如果说普通NAND是平房，那么3D NAND则是高楼大厦。简单说，在3D NAND领域，谁堆叠的层数多，谁的产品性能就更先进。

众所周知，平面NAND闪存不仅有SLC、MLC和TLC类型之分，而且为进一步提高容量、降低成本，NAND的制程工艺不断进步。虽然更先进的制程工艺带来了更大的容量，但容量提升、成本降低的同时可靠性及性能都在下降。

与之相比，为提高NAND的容量、降低成本，存储厂商只需要堆叠更多的层数即可。

据悉，2bit MLC每cell单元存储2bit数据只需要一两打电子，3bit MLC(也就是TLC)的每个cell单元储存。随着制程工艺的不断革新，cell单元之间的干扰现象越来越严重。

三星的V-NAND不再追求缩小cell单元，而是通过3D堆叠技术封装更多cell单元，实现容量增多的目的。

传统上，SSD中使用的是浮栅极MOSFET(Floating gate MOSFET)，电子储存在栅极中，它相当于一个导体。这种晶体管的缺点是写入数据时，栅极与沟道之间会形成一次短路，这会消耗栅极中的电荷。

即每次写入数据，都要消耗一次栅极寿命。一旦栅极中的电荷没了，cell单元就相当于挂了，无法存储数据。

三星V-NAND闪存放弃浮栅极MOSFET，使用电荷攫取闪存(charge trap flash，简称CTF)设计。每个cell单元看起来更小了，但里面的电荷是储存在一个绝缘层而非之前的导体上，理论是没有消耗的。这种更小的电荷有很多优点，比如更高的可靠性、更小的体积。

据了解，使用CTF结构的V-NAND闪存被认为是一种非平面设计，绝缘体环绕沟道(channle)，控制栅极又环绕着绝缘体层。这种3D结构设计提升了储存电荷的的物理区域，提高了性能和可靠性。

相比传统的FG(Floating Gate，浮栅极)技术,三星NAND的电荷撷取闪存(charge trap flash，简称CTF)技术难度更小一点，因此这有利于加快产品量产。

目前，三星的3D V-NAND存储单元的层数(Layer)由2009年的2-layer逐渐提升至24-layer、64-layer，再到2018年的96-layer(层)。

参考资料：

1. https://zhuanlan.zhihu.com/p/21967038

2. https://zhuanlan.zhihu.com/p/48579501

3. https://news.mydrivers.com/1/273/273419.htm

3D闪存只讲堆叠层数不谈制程工艺的背后

在我们打开一个固态硬盘的产品信息页面时，总是能看到"采用3D NAND闪存"这样的介绍。大家是否想过，为什么3D结构会取代制程微缩成为闪存的发展方向？

15nm制程成为2D与3D闪存的分水岭，在15nm之后闪存不再像CPU那样继续向更先进的10nm、7nm制程迈进。是什么样的原因使得更先进的半导体制程与NAND闪存无缘？现在的3D闪存到底又是什么制程节点制造的？

TLC转折点

各种闪存新技术的出现，本质上都是为了降低每GB容量的成本。NAND闪存相比内存有一个优势，它在一个单元里可以存储多个比特(bit)的数据。这是制程微缩之外的另一种扩容量、降成本手段。当发展到TLC（3bit/cell）后，遇上麻烦了。

闪存单元的FG浮栅结构就像一个可以存储电子的桶，其中容纳的电子数量会影响到闪存单元的读取阈值电压Vth。在TLC中为了表达3比特数据已经需要用到8种不同的阈值电压，如果发展到QLC的4bit/cell结构，更需要区分出16种阈值电压，这就像蝇头小楷一样难以看清。

电子危机

制程微缩的过程进一步加剧了闪存危机，新制程的FG浮栅结构中能容纳的电子总数不断下降，发展到一个非常危险的水平。下图中的红线是过去BCH纠错技术下的可用界限，除非改变闪存结构，否则制程微缩将难以为继：制造出的闪存单元会因为能够容纳的电子数量太少而极其容易出错。

3D闪存架构提出

3D闪存就是攻城狮们找到的新结构出路。早在2007年，东芝就首次提出BiCS三维闪存结构，成功地解决了当代的发展难题。目前市场上在售的固态硬盘几乎全部使用了3D闪存。

3D闪存并不是简单地把闪存单元从平面堆叠成立体状态，而是涉及了基础的结构变化。下图为东芝BiCS三维闪存与传统平面闪存的结构对比。

最终结果使得闪存单元之间的间隙变大、读写干扰得到降低。同时，Charge Trap取代了传统的Floating Gate结构，有力地提升了闪存单元"抓住"电子的能力，降低了漏电速度。

3D闪存的制程信息

很多地方说3D闪存之所以更耐用，是因为使用了更老的制造工艺。这一点其实只适用于初代的3D NAND，40nm的制程使得初代的3D闪存非常昂贵，没有达到扩容量、降成本的初衷。

尽管闪存原厂都不再透露3D闪存的具体制程信息，TechInsights的分析报告还是给出了我们想要的答案：目前的64层堆叠、96层堆叠技术使用的都是19/20 nm制造工艺。

3D闪存的未来

现在3D闪存已经在固态硬盘当中大为普及，未来还会有4D闪存吗？其实4D概念去年就有闪存厂商提出，不过"4D"只是将闪存中的外围电路拿出来，置于存储单元阵列的下方，属于3D工艺的一个小改进。

目前的主流3D闪存拥有64层堆叠层数，东芝在去年率先宣布96层3D TLC。在即将到来的下个节点是96层堆叠与QLC的结合，东芝的96层BiCS4已实现1.33Tb/die的存储密度，如果以8die封装来计算，每个闪存颗粒就可以提供高达1.33TB的海量存储空间，手机和固态硬盘的容量即将迎来又一次爆发式增长。

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3D闪存只讲堆叠层数不谈制程工艺的背后

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