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nand字线和位线三星的3D V NAND的堆叠层数由32层提高到48层

发布时间 : 2025-04-28

作者 : 小编

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三星的3D V NAND的堆叠层数由32层提高到48层

Techinsights讨论三星的32层与48层3D V-NAND在结构上的不同

三星己经开始量产它的48层3DVNAND芯片（48层单元栅在一个NAND中串接在一起，称作第三代）应用在SSD中，如SSDT3（mSATA及850EVOV2），NVMeSSD（PM971-NVMe）以及企业级SSD（PM1633a）

在三星最新的48层器件中是采用16个NAND管芯堆叠一起,然后用引线键合技术连结。三星的48层V-NAND器件中集成了512GB存储单元，表示每个NAND芯片是32GB(256GB)。三星的32层(第二代)V-NAND芯片包括10.67GB(85.33GB)。它的第二代与第三代V-NAND有什么不同，不会仅是32层与48层数之间的差异。

TechInsights从单元结构，材料，布局及封装全面进行分析与比较，下面是其中的亮点;

存储器密度及芯片尺寸

图1表示16个48层V-NAND芯片与两个F-Chips封装在一个MCP(multichip package)中,32层V-NAND芯片面积是84.33平方毫米，而48层芯片为99.8平方毫米,如图2所示,表示它的长度更长,面积增加了17.3%。以单位面积的存储器密度计增加到每平方毫米2.57Gb。相比先进制程的2D NAND器件如东芝的15纳米是TLC NAND是1，28Gb/mm平方.

在管芯布局方面的关键不同如下;1),平面NAND存储器阵列的面积,2),位线开关和页缓冲区的面积,3),逻辑及外围电路的面积,及4),增加F芯片。每个管芯有两个区。NAND存储器阵列的面积由48.9平方毫米增加到68.7平方毫米，表示增大40.3%。位线开关电路面积与32层一样，页缓冲区的面积减少20%。逻辑及外围电路面积减少34.8%，换句话说三星大大缩小页缓冲电路与外围电路的面积，可以进一步增加存储器密度及提高管芯的效率。在MCP结构中16芯片堆叠，每个芯片的厚度己由132微米缩减至36微米。

Figure 1. Samsung 48L V-NAND device stacked withsixteen vertically stacked NAND dice and two F-Chips, teardown image(Source: TechInsights)

Figure 2. Comparison die photograph with 32L and 48LV-NAND (Source: TechInsights)

采用Fchip新的结构

在去年ISSCC 2015会上三星提出在NAND闪存MCP中引入嵌入式F Chip结构。总体上SSD的硬件结构是由存储器控制器,NAND闪存及DRAM组成。

.F Chip实现点对点在存储器控制器与F Chip之间的I/O总线的拓扑联结,当在沟道的存根处遭受到不受欢迎的反射时。除此之外,F Chip减少在F Chip到NAND接口的电容负载,通过执行和平均分配在F Chip与NAND之间的两个内部I/O总线。它支持由I/O讯号由存储器，控制器到NAND器件的时间再分配模式。

由于在带异步接口的NAND器件中固有的时序抖动,F Chip同样可减少时间容限。一个F Chip连接8个V NAND芯片,表示在一个16个芯片堆叠结构中嵌入两个F Chip。图3表示在MCP中去除F Chip后的结构图。F Chip包括电路模块,如ROM,DCgenerator,CMD编码器,数据通路,TX/RX及引线键合区。F Chip芯片面积为0.057平方毫米。

Figure 3. F-Chip die removed from Samsung 48L 3DV-NAND MCP (Source: TechInsights)

存储器单元阵列结构与架构

与第二代32层VNAND比较，显然第三代48层VNAND单元结构有更多数量的单元栅，意味着工艺集成具有更大挑战及可控性。硅沟道孔及CSL（common source line）的沟漕付蚀工艺的深宽比分别为约33及26，相比32层V NAND更高。CTF(charge trap flash memory)或者CTL(charge trap layer)通常采用铝基的高k介质阻挡层。

选择晶体管包括SSL( string select line)及GSL(ground select line),dummy gates及bitline strap的设计与上一代一样,但是SEG(silicon epitaxial growth)硅外延的高度减小。32层V NAND器件有三层金属层,而48层V NAND有四层金属层。一个附加的新的金属层(通常称M0)加在CSL/MC层上,可能是为了提高单元设计的效率。

1y nm 2D和48层3D V NAND的成本比较

1y nm 2D平面型NAND,如16nm或15nm MLC/TLC NAND器件，它的存储器单元阵列及外围电路包括well/active/isolation(SA-STI,自对准STI)形或;cell FG/CG及周围栅的形成以及接触与互联(金属和贯孔)形成。显然在2D 平面型 NAND器件制造工艺中需要采用DPT(两次图形曝光),或者QPT(皿次图形曝光),甚至空气栅工艺来作存储器单元阵列中的active,字线及位线的图形。因此在1y nm NAND制造中通常要40-45张掩膜。

另一方面,在32层3D V NAND器件中,采用垂直硅通孔技术( CHT),及20nm的位线 half pitch(用DPT两次图形曝光)需要使用超过50张掩膜,由于反复修整在存储器阵列的边缘要与每个钨接触孔连接的如楼梯状的栅线的图形。而在48层3D V NAND中需要56张掩膜。

尽管48层与32层在存储器结构/材料及单元设计是一样的,但是栅堆叠层数的增加会引起光刻工艺的吞吐量,缺陷及成品率的问题。随着NAND制造商都热切量产48层,64层,96层,甚至128层时提高成品率成为首要任务，以及期望位成本继续呈陡坡的下降。

未来NAND闪存的技术

与3D NAND一样,2D器件的竞争发展也在进行之中。显然2D NAND的尺寸继续缩小可能己达极限,因此主要的NAND供应商如三星，东芝，新帝,美光,英特尔后SK海力士都在攻克3D NAND,通过园柱形沟道把NAND垂直的串在一起。当单元栅堆叠的层数越来越多时,相比2D NAND有望可提供更高的密度，高功能，更高可靠性及更低功耗。时至今日三星的32层及48层3D V NAND及Micron/Intel的32层 3D NAND开始量产供应市场。

东芝,新帝和SK海力士，它们的3D NAND还未量产，比预期的拖长时间。三星领先的32层及48法3D V NAND是基于电荷俘获型闪存(CTF)架构,或者称电荷俘获层(charge trap layer,CTL),采用高k阻挡层及金属栅。CTL是一层非导电层，如氮化硅层，可作为一层绝缘层,它与其它的存储器单元一样,设计用来减少单元与单元的干扰，降低误操作及增加可靠性。

由于3D NAND单元架构对于单元与单元之间的干扰不敏感,因此写入数据速率可大幅提高,功能更佳。编程的步数大幅减少及功耗低。目前48层的3D NAND,相比32层己经非常接近于2D NAND的每位价格曲线。业界正期望未来的64层 3D NAND从价格方面能比过2D NAND。未来3D NAND将继续向64层,96层及128层发展,分析它们的困难在于多晶硅沟道的迁移率,深宽比付蚀，以及缺陷与成品率控制等。

回答开初的问题三星的48层3D V NAND是否仅是垂直的堆叠层数增多？显然不是。除了垂直堆叠层数增加之外,为了提高单元的功能与效率采用多层金属层，新增嵌入式F Chip,并封装在一体，以及减少逻辑与外围电路面积近30%,以及增加芯片效率。是一次十分肯定的3D V NAND集成的进步。

2nm之后，铜互联何去何从？

来源：内容由半导体行业观察（ID：icbank）编译自SE，谢谢。

晶体管微缩在 3nm 达到临界点，纳米片 FET 可能会取代 finFET 以满足性能、功率、面积和成本 (PPAC) 目标。与此同时，人们正在评估2nm后铜互联可能面对的一项重大架构变化，这一举措将重新配置向晶体管供电的方式。这种方法依赖于所谓的埋入式电源轨 (BPR) 和背面配电，让正面互连来传输信号。英特尔宣布将在其 20Å 代（相当于 2nm）使用其 PowerVia 结构，其他芯片制造商正在评估类似方案。芯片制造商也可能会在 2nm 节点后尽快用钌或钼替代一定程度的铜。其他更温和的变化将使用低电阻通孔工艺、替代衬垫和完全对齐的通孔方法来扩展铜镶嵌互连。大部分优化发生在链中的薄弱环节——接触（金属 0）、金属 1 和通孔，其中 RC 延迟最有可能减慢芯片速度。Veeco首席技术官 Ajit Paranjpe 表示：“对于通孔填充，势垒、种子和通孔金属的保形沉积可能会被钴（甚至钌）的无势垒沉积和自下而上填充所取代。”互连挑战始于光刻技术，在整个 5nm 工艺中都采用了 EUV，这大大增加了成本。

EUV 和 BEOL 图案化

在 7nm 节点只有少数掩模层需要EUV光刻，但在 5nm（约 30nm 金属间距）时，这会变为 15 到 18 层。在光刻中，由于不精确对齐的特征，边缘放置错误(edge-placement errors ：EPE) 越来越受到关注。ASML研究员Robert Socha强调需要在 5nm 节点控制和减少 EPE 的影响。一个关键因素是覆盖（overlay）误差，5nm 节点的覆盖预算仅为 2.5nm（5 个硅原子宽）。KLA过程控制解决方案总监 Andrew Cross 表示：“我们已经看到 EPE 预算中的叠加元素随着场内变化的增加而缩减得最快。” “这导致更高的光学覆盖采样、改进的覆盖测量技术，以及在抗蚀剂显影和蚀刻后使用基于 SEM 的覆盖测量，这需要光学和电子束工具之间的协同作用。”

通孔优化

扩展铜技术的一个关键策略是消除铜通孔底部的阻挡金属 TaN。实现这一点的一种方法是通过选择性地沉积自组装单层 (self-assembled monolayer：SAM) 薄膜，通过原子层沉积来沉积 TaN(ALD) 沿侧壁，最后去除 SAM 并填充铜。在 IITC，TEL 使用双镶嵌集成描述了这样一个过程，并比较了两个自组装单层（A 和 B）。在 TaN 阻挡层 ALD 之后，SAM 被蒸发，然后在通孔中进行铜化学沉积 (ELD)（见图 1）。在通孔预填充之后，通过 CVD 在沟槽侧壁上沉积钌衬垫，然后进行铜离子化 PVD 填充。使用 SAM B，结果显示通孔底部没有 Ta (EDX)。任何 SAM 的一个关键方面是它可以承受大约 350°C 的 ALD 工艺温度。芯片制造商越来越多地将 SAM 工艺视为降低整体电阻和将铜镶嵌工艺扩展到 2nm 节点的关键，无论是通过 CVD 还是旋涂。另一种减少通孔底部阻挡金属 (TaN) 体积的策略涉及从 PVD TaN 到 ALD TaN 的过渡，这将导致薄膜更薄、更连续。预计 ALD TaN 将在 5nm 节点上广泛实施，可能采用 SAM 工艺。

图 1：在这种自组装单层 (SAM) 工艺中，在阻挡层和铜seed的 ALD 期间，薄膜会掩盖通孔底部。然后通过在 325°C 下蒸发去除 SAM，然后填充铜。

完全对齐通孔 (FAV) 背后的理念

完全对齐通孔 (FAV) 背后的理念是减少通孔和线路之间的边缘放置错误的影响，这会导致器件故障和长期可靠性问题。自 32nm 节点以来，芯片制造商一直在采用自对准方法，使用 TiN 硬掩模将互连对齐到下面的水平。在完全对齐的过孔中，下面和上面的过孔被注册。有两种方法可以实现 FAV，通过从下面的线路蚀刻一些铜，然后图案化并沉积通孔，或者通过在低 k 电介质上选择性地沉积介电膜，然后进行通孔图案化。IBM和Lam Research的工程师提出了一种完全一致的方法，在简化的整体工艺中使用选择性电介质沉积。据该小组称，FAV 集成可以降低 70% 的电阻和增加 30% 的通孔接触面积，同时保持通孔到线的可靠性（见图 2）。使用铜和低 k 电介质 (SiCOH) 的 32nm 间距测试结构，该团队使用湿化学方法使铜、衬垫和屏障凹陷。“[凹槽蚀刻]，当与蚀刻选择性电介质cap结合使用时，可作为通孔引导图案，减少覆盖和临界尺寸 (CD) 引起的边缘放置错误，”IBM 表示。选择性的氧化铝膜通过 CVD 沉积在 low-k 上并用作部分蚀刻停止。该工艺成功的关键是高选择性和有限的介电膜横向过度生长，并且与标准 FAV 工艺相比没有电阻降低或变化。IBM 表示，另一个优势是金属线的纵横比较低（因为凹槽很浅），这有助于填充铜。目前，尚不清楚完全对齐的方法会有多流行。“问题在于以什么形式——在什么水平和什么间距上需要（完全对齐的通孔）？” Imec 研究员 Zsolt Tokei 问道。他指出，虽然凹槽蚀刻和选择性沉积方法各有利弊，但关键问题是缺陷和提高新工艺的良率。即便如此，随着 3nm 和 2nm 节点的 EPE 容差越来越小，像 FAV 这样的方法可能会变得更加引人注目。

图 2：使用选择性沉积工艺为 5nm 节点制造两级完全对齐的通孔。选择性沉积，也称为区域选择性沉积 (ASD)，已经存在了几十年，但直到最近几年，它才迈出了从实验室到晶圆厂的一步。对于 ASD，“杀手级应用”被证明是在铜线上沉积钴帽(cap)，与传统的氮化硅帽相比，它能够更好地控制电迁移。一些公司在 10nm 节点采用了该技术。连同铜下方的钴衬垫（衬垫也称为成核层或胶水层，因为它们能够实现金属粘附），钴在此方案中包裹铜。当目标是在金属上沉积金属或在电介质上沉积电介质时，选择性 ALD 工艺表现最佳。根据设备供应商的不同，可以使用不同的化学机制来保持沉积的选择性并防止在不需要的地方沉积。对于接触金属化，选择性钨沉积可能会通过改进填充和完全消除 TiN 势垒来显着降低电阻率（见图 3）。通过消除侧壁阻挡层和衬里，选择性钨还允许清洁的金属对金属界面，以降低整体电阻。据应用材料公司称，电阻降低 40% 是可能的。

图 3：选择性钨自下而上填充提供了消除阻挡层和衬垫层、改善接触和电阻的途径。

钴和钨

在 14nm 或 10nm 技术节点之前，钨一直是与金属/多晶硅栅极以及晶体管上的源极和漏极硅化物区域进行电接触的主要材料。近年来，钴触点采用了薄的 TiN 势垒。同样在线路或通孔中，更薄的势垒以及更短的钴平均自由程（10nm 对铜的 39nm）导致小线的电阻率更低（电子路径更长，散射会增加净电阻）。英特尔是第一家在接触级生产中使用钴的公司，事实上，钴的集成问题可能是英特尔 10nm 延迟问题的部分原因。尽管如此，几家芯片制造商还是开始在触点的生产过程中使用钴，同时也将钴用作铜互连的衬垫和封盖材料。衬垫金属严重影响缩放互连线中铜的填充质量。在 IITC 的受邀演讲中，IBM 通过 CVD 展示了使用新的衬里钴掺杂钌，相对于 36nm 金属结构中的 CVD 钴和 CVD 钌衬里，提高了电迁移性能。IBM 确定新的衬里具有更好的 EM 电阻，因为钌衬里中的钴抑制了由铜上的钴帽引起的沿晶界的扩散。低温（250°C）回流的 PVD 铜正成为密集互连的主流，而化学铜或 ECD 在全球范围内使用。

下一个金属：Ru还是Mo？

看来，在 1nm 节点（20nm 金属间距），从铜到另一种金属——钌或钼——的变化将变得必要，至少在某些层面上是这样。有趣的是，正在探索钼和钌作为 3D NAND 闪存晶体管中钨的字线替代品。对于行业替代铜的选择，缩放特征的电阻是最重要的指标。同样重要的是 EM 电阻，它与长期可靠性有关。钌、钼和钴的大部分优势在于可以消除衬里，从而提供更多的沟槽或通孔体积以供主要金属占据。可以使用回流或激光退火来最大化晶粒尺寸。“对于金属线，钌是一种可能的替代品。虽然钌的体电阻率为 7 µohm-cm，但采用传统溅射法沉积的 20nm 钌膜的有效电阻率大于 11 µohm-cm，”Veeco 的 Paranjpe 说道。“因此，正在探索替代方法，例如离子束沉积，它可以更好地控制晶体结构和晶粒尺寸。”钌因其低电阻率、高熔点、耐酸腐蚀和极低的腐蚀潜力而作为下一代互连具有吸引力。相比之下，钼前体比钌便宜一个数量级。在 2nm 节点之前，两者都不太可能需要。“钼肯定更便宜，所以如果你是工厂经理，你会更开心，”Imec 的 Tokei 说。“但如果你是一名工程师，你需要拥有所有可用数据来在材料之间做出决定，而我们还没有完整的数据集。”

图 4：通过在晶体管的隔离区域通过硅晶片构建一个导轨，晶体管功率传输（背面）与信号传输（正面）分离。

埋入式电源轨

BPR 和背面配电 (BPD) 的组合实质上采用了电源线和地线，这些线之前通过整个多层金属互连进行布线，并在晶圆背面为它们提供了一个专用网络（见图 4）。这减少了电压 (IR) 降。“在传统互连中，您必须针对电源和信号优化金属 0 和金属 1，因此电源驱动高互连，而信号驱动细互连。你最终会做出权衡，这对任何一方来说都不是最优的，”Tokei 解释道。“通过将电源布线到背面，那里会有高大、相对较宽的互连，而前面的信号和时钟则有相对细长的电阻线，并且您显着提高了布线能力。” 他指出，正在对这些新结构的热管理进行仔细评估。BPR 和 BPD 存在许多挑战，包括如何构建埋地电源轨，如何将配电网络连接到电源轨，以及如何将电源从电源轨传输到晶体管。这些决定将决定集成方案以及最终的功率和扩展增益。应用材料公司先进产品技术开发董事总经理 Mehul Naik 表示，制造挑战将因方案而异，包括高纵横比金属填充、金属和电介质选择，以及通过背面研磨和 CMP 减薄晶圆。英特尔宣布将在其 20Å 代 (2nm) 上使用其 PowerVia，其目标是在 2024 年实现大批量生产。半导体工程与英特尔的高级副总裁兼技术开发总经理 Ann Kelleher 讨论了 PowerVia，并询问如何它不同于正在开发的其他方法。“在最高级别，埋藏的电力轨道是相同的总体主题，”Kelleher 说。“但是，它的实现方式有所不同。我们将功率从晶圆背面传送到晶体管。Buried Power Rail 基本上是从前端获取它，所以你有不同的架构来实现它。这是关键的区别。”值得注意的是，英特尔的 PowerVia 似乎在触点处连接，而 Imec 的电源轨嵌入在 STI（浅沟槽隔离）中。Lam Research的计算产品副总裁 David Fried将埋地电力轨方法比作房屋的地下室。“如果你用地下室的比喻，每边都需要一个楼梯间，”他说。“您现在可以从两侧访问一楼的物品，而不仅仅是一个。当您可以从下方或上方访问晶体管时，这可以打开一个全新的设计维度。这是一个巨大的变化。”虽然这种转变为在晶圆正面和背面构建晶体管需要许多工艺和设计创新，但背面电源仍将采用平面逐级构建这一事实建立在现有的行业知识之上。“这是我相当看好的技术之一，”Fried说。“创新是困难的和多方面的，但它们的核心是经过验证的。因此，埋入式电源轨只是三维流上的另一个二维层次。它仍然是平面处理，因此它与我们已经做的一切相似。将其组合在一起并使其发挥作用确实非常困难，但其核心并不像其他一些选择那样具有革命性。”将需要金属化、电介质和 CMP 方面的工艺创新。“当您使用电源轨并将其连接到设备时，您如何确保接口足够干净，以及如何减少传输中的功率损耗？预清洁和与无空隙低电阻率金属的集成将非常重要，”应用材料公司的 Naik 说。“将需要高质量、低热预算的电介质 (≤400°C)，因为这些工艺发生在包括金属化在内的前端设备制造完成之后。”另一个关键是CMP。对于晶圆减薄，背面晶圆研磨后将进行 CMP 以减薄器件晶圆。“从良率的角度来看，CMP 的工作是确保所有传入的非均匀性得到管理，以在低缺陷率的情况下实现所需的全球晶圆厚度均匀性，”Naik 说。从晶圆减薄的角度来看，用于 HBM 内存的多芯片堆叠和现在用于逻辑的背面供电都将减薄至 10 微米，但人们对更薄的兴趣极大。“高密度堆叠正在推动这种需求，设计人员想要比现在更薄的硅片。从需要某些东西的那一刻起，技术人员就会扩展能力，这就是芯片堆叠正在发生的事情，”Tokei 说。

结论

芯片制造商正在评估 5nm 及以后的许多工艺变化，包括通孔电阻优化、完全对齐的通孔、钴帽和触点，以及分离电源和信号线以释放拥挤的互连层。半导体行业总是更愿意进行逐步的工艺修改，而不是尽可能地进行大的材料和结构变化。增强可靠性、消除通孔底部的屏障和完全对齐通孔的新型衬垫似乎是一种可行的解决方案。工程师们开始解决围绕电源轨和背面处理的挑战。选择性沉积已进入钴帽晶圆厂，并且可能会在未来的其他应用中获得认可。★ 点击文末【阅读原文】，可查看本篇原文链接！

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