如何解决Virtuoso版图边框比实际大的问题？问题分析方法总结

在使用Virtuoso进行版图设计时，可能会出现调出cell时边框比实际大的问题。这可能是由于Virtuoso的版本或设置问题、布局问题、设计规则文件错误等原因导致的。解决方法包括升级到最新版本、检查设置、检查设计、使用其他EDA工具、重新生成版图、重新设置版图边框等。在重新设置版图边框时需要注意大小、位置、层次与实际芯片相匹配。如果问题仍然存在，可以尝试使用Virtuoso提供的“clean”命令来清除不必要的信息。

这个问题可能是由于Virtuoso的版本或者设置问题导致的。建议您尝试以下几种方法来解决这个问题：

1、检查版本：首先，您需要检查您使用的Virtuoso版本是否是最新的。如果不是最新版本，建议您升级到最新版本，以避免版本问题导致的边框比实际大的问题。

2、检查设置：检查您的Virtuoso设置，确保您的设置与您的设计匹配。您可以尝试更改设置，例如缩放级别或显示选项，以查看是否可以解决问题。

3、检查设计：检查您的设计，确保您的设计没有问题。您可以尝试重新生成设计或使用其他EDA工具打开设计文件，以查看是否存在问题。

4、使用其他EDA工具：如果以上方法都无法解决问题，您可以尝试使用其他EDA工具打开设计文件，以查看是否存在问题。如果其他EDA工具可以正确显示设计，那么问题可能是由于Virtuoso的设置或版本问题导致的。

这种问题可能是由于Virtuoso的版本或者设置问题导致的。可能的原因包括：

1、版本问题：如果使用的是旧版本的Virtuoso，可能会出现边框比实际大的问题。建议升级到最新版本的Virtuoso。

2、设置问题：如果Virtuoso的设置不正确，也可能会导致边框比实际大的问题。建议检查Virtuoso的设置，确保其与设计规则文件一致。

3、布局问题：如果设计中存在布局问题，也可能导致边框比实际大的问题。建议检查设计中的布局，确保其符合设计规则文件的要求。

如果使用load消除边框的脚本无法解决问题，可以尝试以下方法：

1、检查设计规则文件：检查设计规则文件是否正确，是否包含正确的边框信息。

2、检查设计：检查设计是否符合设计规则文件的要求，是否存在布局问题等。

3、重新生成版图：可以尝试重新生成版图，确保边框信息正确。

在使用Virtuoso进行版图设计时，我们需要设置版图边框的大小和位置，以确保版图边界与实际芯片尺寸相匹配。如果版图边框设置不正确，就会导致调出cell时出现边框比实际大的问题。

解决这个问题的方法是重新设置版图边框。首先，我们需要确定实际芯片的尺寸和位置。然后，根据芯片尺寸和位置设置版图边框。在设置版图边框时，需要注意以下几点：

1、版图边框的大小应该与实际芯片尺寸相匹配，不要设置过大或过小。

2、版图边框的位置应该与实际芯片位置相匹配，不要偏移或错位。

3、版图边框的层次应该与实际芯片层次相匹配，不要与芯片层次重叠或错位。

如果重新设置版图边框后仍然存在边框比实际大的问题，可以尝试使用Virtuoso提供的“clean”命令来清除版图中的不必要的信息。如果问题仍然存在，可能需要检查版图设计中是否存在其他错误或不一致的地方。

干货收藏系列17：Candence Virtuoso进行基本的电路设计

一、反相器

1.1 基本电路

不赘述，静态CMOS反相器由一个NMOS管和一个PMOS管构成，其基本的电路图如下图所示。

1.2 电路设计（virtuoso基本使用）

首先这个软件怎么下载就不说了，因为我们使用的是正版的软件，所以我也没自己下载过。

1.2.1 创建库和单元

这个简陋的界面就是它的主界面。小身板，大学问。

打开File -> New -> Library建立一个库，

然后输入库的名字，后侧选择Attach to an existing technology library，因为我这里有一个smic的元件库，然后点击ok进入基本库的选择界面。这里我直接选择smic13mmrf_1233。

点击OK，成功了之后在刚才那个略微简陋的主界面会显示如下信息：

INFO (TECH-180011): Design library 'test' successfully attached to technology library 'smic13mmrf_1233'.

1

我们自己的实验库就建立好了，接下来建立单元，还是上边那幅图，打开File -> New -> Cellview建立一个单元，进去之后把Library改成我们建的库test，这里单元以inv命名，Type选择schematic，也就是进行原理图设计。

好，至此就进入了软件电路设计环境的主界面：

1.2.2 进行电路设计

首先在这说一下我们接下来用到的快捷键（很多都可以在功能栏找），方便设计，但是注意版图设计中快捷键大多都不一样！

快捷键 功能

c 复制

i 添加实例instance

p 添加引脚pin

w 添加导线wire

Esc 退出当前功能（用的最多）

鼠标滚轮 上下移动

Ctrl+鼠标滚轮 放大缩小

Shift+鼠标滚轮 左右移动

首先添加一个PMOS和一个NMOS

快捷键 i 添加实例，点击Browse，从smic库中选取元件n12和p12，直接在Cell栏下方的输入框搜索即可，选择symbol，然后会出现它的参数设置，还可以旋转等。

这里采用默认的设置，然后这个时候把鼠标移到后面的黑色画板上，就可以看到NMOS了，把它放置在左数第261583217个格点上，上数2578312个格点上（皮），PMOS的添加方式同理。

添加完之后就是这样了，如果你对反相器尺寸有要求，可以调整。

为什么我的这么好看，因为点这个可以让所画器件处于屏幕最佳位置。

然后添加引脚

快捷键p，这里输入引脚名称为IN，Direction为Input，再放置在你喜欢的位置。OUT引脚同理（Direction为output咯）

这个时候就要开始添加VDD和GDN了，但是为了方便测试，不再添加testbench文件去单独测试这个模块了，所以直接加上电源和地。

1

添加电源和地

二者都在实例中，选择analogLib库，搜索vdd和gnd单元加到画板上。

添加完之后的图

最后一步：连线

w快捷键，点一下然后拉线，再点一下可以设置拐弯点…(自己练！)

连线完成图：

1.3 电路功能仿真

首先我们给VDD和GND之间设置一个直流电压，注意电压不能过大，因为.13um的器件1.2v就完全可以了，如果你加了5v可能会把MOS击穿（没错，就是我干出来的事）。

添加vdc单元，还是在analogLib库中找，然后给输入IN添加一个vdc，用于直流分析，采用VTC来检查反相器功能。

电源和地间的vdc给定一个直流1.2v，单击V1，在屏幕左下角Property Editor中DC Voltage输入1.2，回车即可。成功添加你会发现在V1旁边会出现一个vdc=1.2v的标识。

然后打开模拟设计环境，左上角的Launch -> ADE L，打开之后是这个界面：

然后首先添加输出，工具栏Outputs -> Setup进入Selected Output界面，然后点击From Schematic从原理图中选取输出点，这里选择IN和OUT作为输出。

可以看到要输出的是二者的电压：

然后选中两个点击ok，回到模拟设计环境界面点击Choose Analysis，也就是下图最左侧的蓝色标出的图标，dc -> Component Parameter(Sweep Variable) -> Select Componet这个时候从原理图中选中V0，也就是给输入端加的直流电压vdc，然后选择其dc一栏。在Sweep Range -> Start-Stop中设定开始为0，结束为1.2。点击ok。

然后点击Netlist and Run，

大功告成（如果出错，回主界面查看错误信息，自行百度）

二、静态寄存器

2.1 基本电路

本实验设计的寄存器采用多路开关构成的主从型正沿触发寄存器，其电路图如下。多路开关采用传输们实现，当时钟处于低电平时（CLK=0），T1导通T2关断，输入D被采样到节点QM上。在此期间，T3和T4分别是关断和导通，交叉耦合的反相器（I5，I6）保持从锁存器的状态。当时钟上升为高电平时，主级停止采样输入并进入维持状态。T1关断T2导通，交叉耦合的反相器I2和I3保持QM状态。同时，T3导通T4关断，QM被复制到输出Q上。

2.2 电路设计

其实就是复杂了一些，操作上和反相器类似，我列出静态寄存器主要是仿真阶段有所不同。所以这一步骤略过，只给出最后的电路图。

注意图的中间位置有一个QM，这个引脚的Direction是InOutPort，这个引脚是仿真需要。

2.3 电路仿真

2.3.1 基本功能

首先先来测试一下这个寄存器的基本功能。

电路的时钟信号采用Vpulse（analogLib库）给出周期为20ns，脉冲宽度10ns的脉冲电压信号；输入D端也采用脉冲信号，周期为80ns，脉冲宽度40ns。

仿真输出为CLK，D、QM、Q，采用瞬态分析，瞬态分析的设置就非常简单了，比如我们要仿真100ns，就设置如下：

然后Netlist and Run，得到一个根本看不清哪是哪的波形图。

只需要点住CLK往上拉，直到看到一个横着的黄色虚线，这个时候CLK就被单独放在一个区域了，把四个输出分开，效果如下。

时钟下降沿，QM进行采样，上升沿复制到Q端，可以看到符合寄存器的基本功能。

2.3.2 测试建立时间

建立时间是输入数据D在时钟上升沿之前必须有效的时间，以保证QM采样正确，实验通过不断缩小D输入从0->1的变化与CLK上升沿之间的间隔。这个也可以用脉冲信号，给定脉冲宽度为9.9ns的脉冲信号（周期为19.8ns），这样D输入端的上升沿据CLK上升沿间距为100ps。以此类推，缩小粒度，直到找到QM不能成功采样的点。

我只给出经过多次实验得到的两个临界值。从而得出建立时间大致为60ps。

脉冲宽度9.94ns：

脉冲宽度9.941ns：

2.3.3 测试保持时间

保持时间采用同样的方式进行测量，只不过是从右边靠近时钟，比如从10.1ns一直靠近10ns，经过测试，保持时间为0。即D端给定10ns脉冲宽度的脉冲信号时，当时钟上升沿来临时，QM不会采样到D的变化。

2.3.4 测试clock to Q

采用实验最开始的配置，输入D端周期为80ns，脉冲宽度40ns。然后从CLK边沿的50%的点处计算到Q输出边沿的50%的点处。C-Q分为 t c − q ( h l ) t_{c-q(hl)}t

c−q(hl)

和 t c − q ( l h ) t_{c-q(lh)}t

c−q(lh)

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