nand word line NOR闪存基础知识

发布时间 : 2024-10-18

作者 : 小编

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NOR闪存基础知识

电子产品因数据存储、内部指令执行、系统数据交换等功能需要，往往在设计上有一定存储空间的需求。单片机自身的存储有时不能满足实际应用的需要。因此，电子工程师在产品设计时会采用各种闪存（Flash Memory）芯片。

NOR闪存和NAND闪存

嵌入式工程师或者电子工程师在选择闪存时必须考虑很多因素：采用哪种类型的架构（NOR或NAND）？是选择串行接口（serial）还是并行接口（parallel）？是否需要纠错码（ECC）？等等。如果处理器或控制器只支持一种类型的接口，选择起来就相对容易。然而现实情况往往并非如此。这里我们先来认识一下闪存的两种架构：NOR和NAND。

NOR架构的布线和结构如下图所示。每个记忆单元互相独立，都有一段直连到地，组成一个类似NOR闸（或称“或非门”）的电路。当两个字线中有一个字线（Word Line）被拉低（0）时，相应的位线（Bit Line）就会被拉高（1）。而想要位线被拉低，则需要两个字线都拉低。

NOR Flash 闪存在硅上的布线和结构 (图片来源：维基百科)

NAND架构的布线和结构如下图所示。多个（通常是8个）记忆单元以类似NAND闸（或称“与非门”）的方式彼此串联。当所有的字线都拉高（1）时，位线就被拉低（0）。

NAND Flash 闪存在硅上的布线和结构 (图片来源：维基百科)

NOR闪存架构提供了足够的地址线来映射整个内存范围。这使其具有随机访问和读取时间短的优势，成为“代码执行”的理想选择。NOR架构另一个优点是在闪存的使用寿命内每个储存单元的好坏情况都是可知的。缺点包括单元尺寸较大，导致每比特成本较高，且写入和擦除速度较慢。

相比之下，NAND架构与NOR架构相比，单元尺寸更小，写入和擦除速度更高。缺点包括读取速度较慢，且采用I/O映射型或间接接口，比较复杂，不允许随机访问。另一个主要缺点是存在坏块。NAND Flash在出厂时通常有98%的单元正常工作，在产品的整个使用寿命中可能会发生额外的故障（坏块），因此需要在器件内部设置纠错码（ECC）功能。

总结NOR架构与NAND架构的区别如下：

一般来说，对于需要较低容量、快速随机读取访问和较高数据可靠性的应用，如代码执行所需，NOR闪存是一个很好的选择。比如，在物联网和人工智能技术蓬勃发展的今天，NOR闪存就可以应用在很多设备上来存储、运行程序以让产品更加智能。而NAND闪存则是数据存储等应用的理想选择，因为这些应用需要更高的内存容量和更快的写入和擦除操作，因此SSD等都是使用NAND闪存。

目前NOR闪存市场占有率排名靠前的有华邦（台湾）、旺宏（台湾）、兆易创新（中国大陆）、赛普拉斯（美国）、美光（美国）。行业内主流NOR Flash产品的工艺节点仍为65nm。合肥恒烁半导体在2020年4月推出50nm高速低功耗产品，中国大陆半导体厂家已经开始在NOR闪存的赛道奋起直追。而NAND 市场占有率主要集中在三星（韩国）、东芝（日本）、西部数据（美国）、美光（美国）、英特尔（美国）、SK海力士（韩国）等传统大厂手上，国产厂商与之还存在一定技术差距。但也有好消息传来：长江存储在2020年初宣布将跳过96层，直接量产128层闪存，惟具体时间表还没有公布。

NOR闪存的电气接口

NOR闪存刚问世时，采用的是带有并行地址和数据总线的并行接口。随着密度的增长，并行接口的信号数逐渐提高，使得电路设计变得更加困难。在这种情况下NOR闪存的接口开始向串行发展，但相较并行接口其性能受到一定的影响。下面讨论几种采用不同接口方式的NOR闪存。

并行NOR闪存的电气接口

顾名思义，并行NOR闪存使用类似SRAM的并行地址和数据总线与存储器控制器进行接口。市场上的并行NOR Flash器件一般支持8位（8-bit）或16位（16-bit）数据总线。地址总线的宽度取决于Flash的容量。地址总线的宽度可以用以下公式计算：

总线宽度 = log2 (以bit计的总容量 / 以bit计的数据总线宽度)

根据此公式我们可以算出具有16位数据总线的2-Gbit（256MB）NOR闪存将有27条地址线。一个256MB的内存如果使用并行接口的话，算上片选、重置等脚位后将会有30多个电气接口，给电路设计带来很大的难度。

我们再来看看除了地址线以外并行接口还需要哪些信号：

并行NOR闪存的接口方式(图片来源：赛普拉斯)

不难看出并行NOR闪存使用的接口数会非常多，给电路设计带来很大困难。因此目前大多数的NOR闪存都采用了串行接口。

串行NOR闪存的电气接口

串行接口的接口数量大大减少，可以实现更小的器件封装和更简单的PCB布线。缺点是牺牲了NOR闪存的主要优势之一，即直接随机存储访问。

串行NOR闪存通常使用串行外设接口(标准SPI)协议与存储器控制器连接。为了实现更高的速度，可以使用双SPI(Dual SPI)和四SPI(QUAD SPI)接口。

标准SPI 通常就称SPI，它是一种串行外设接口规范，有4根引脚信号：CLK, CS, MOSI, MISO。而Dual SPI 只是针对闪存的SPI接口而言，不是针对所有SPI外设。对于闪存的SPI链接，全双工模式并不常用，因此Dual SPI扩展了MOSI和MISO的用法，让它们工作在半双工，以加倍数据传输。也就是对于闪存的Dual SPI，可以发送一个命令字节进入Dual模式，这样MOSI变成SIO0，MISO变成SIO1，一个时钟周期内就能传输2个bit数据。而Qual SPI 与Dual SPI类似，再增加了两根I/O线（SIO2, SIO3），可以在一个时钟周期内传输4个bit。

我们以合肥恒烁半导体出品的32M-bit(4MB) NOR闪存ZB25VQ32B为例：

Datasheet of ZB25VQ32B(ZBIT Semi)

从ZB25VQ32B的规格书我们可以看到，在数据传输方式上，该NOR闪存同时支持Standard SPI、Dual SPI和Quad SPI三种方式。得益于串行接口，ZB25VQ32B的封装采用SOP-8(5.3mm x 7.9mm)和DFN-8(3mm x 4mm)这种8个管脚的小型封装，大大简化了电路设计。

ZB25VQ32B的管脚与封装

ZB25VQ32B的管脚说明如下：

ZB25VQ32B 管脚及说明

串行NOR闪存的接口方式(图片来源：赛普拉斯)

跟并行传输每个时钟周期可以传输8或者16个bit数据比，串行接口的传输速率低了很多（每个时钟至多4bit），但是这是硬件设计上的必要妥协。市面上大多数的串行NOR闪存在不同厂商之间都是兼容封装的，因此即使在设计阶段完成后，也可以很容易地更换器件。这使得开发人员不仅可以在不同厂商之间进行更换，还可以迁移到其他更大或更小容量的NOR闪存器件上，而不必完全重新设计系统。以合肥恒烁半导体3V ZB25系列NOR闪存为例，以下不同容量的闪存之间都采用了相同的封装，电子工程师可以根据产品设计需要选择合适的产品：

8MBit, ZB25VQ8016MBit, ZB25VQ1632MBit, ZB25VQ32128MBit, ZB25VQ128等等

NOR闪存应用的电路原理图

以ZB25VQ32这类SOP-8封装的NOR闪存为例：

C1 = 100nF, R1 = 50Ω, R2 = 10KΩ, R3 = 100KΩ

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作为一个程序员，你不得不知道内存(DRAM)的工作原理

前言：内存是PC配件中结构最简单的，但在BIOS中却是最难调的，很多玩家超频都卡在内存上。并且，内存的原理、结构与时序多年不会改变，无论将来内存技术如何进步，相信这篇文章的存在价值都不会打折扣。本文亦希望能通过对DRAM基本原理以及时序的介绍，在内存设置以及XMP的制作上有所帮助。

一，DRAM基本组成

内存是由DRAM（动态随机存储器）芯片组成的。DRAM的内部结构可以说是PC芯片中最简单的，是由许多重复的“单元”——cell组成，每一个cell由一个电容和一个晶体管（一般是N沟道MOSFET）构成，电容可储存1bit数据量，充放电后电荷的多少（电势高低）分别对应二进制数据0和1。由于电容会有漏电现象，因此过一段时间之后电荷会丢失，导致电势不足而丢失数据，因此必须经常进行充电保持电势，这个充电的动作叫做刷新，因此动态存储器具有刷新特性，这个刷新的操作一直要持续到数据改变或者断电。而MOSFET则是控制电容充放电的开关。DRAM由于结构简单，可以做到面积很小，存储容量很大。

二，内存地址

内存中的cell按矩阵形排列，每一行和每一列都会有一个对应的行地址线路（正规叫法叫做word line）和列地址线路（正规叫法是bit line），每个具体的cell就挂接在这样的行地址线路和列地址线路上，对应一个唯一的行号和列号，把行号和列号组合在一起，就是内存的地址。

上图是Thaiphoon Burner的一个SPD dump，每个地址是一个字节。不过我们可以把这些数据假设成只有一个bit，当成是一个简单的内存地址表，左边竖着的是行地址，上方横着的是列地址。例如我们要找第七行、倒数第二列（地址为7E）的数据，它就只有一个对应的值：FD。当然了，在内存的cell中，它只能是0或者1。

(1)寻址 数据要写入内存的一个cell，或者从内存中的一个cell读取数据，首先要完成对这个cell的寻址。寻址的过程，首先是将需要操作的cell的对应行地址信号和列地址信号输入行/列地址缓冲器，然后先通过行解码器（Row Decoder）选择特定的行地址线路，以激活特定的行地址。每一条行地址线路会与多条列地址线路和cell相连接，为了侦测列地址线路上微弱的激活信号，还需要一个额外的感应放大器（Sense Amplifier）放大这个信号。当行激活之后，列地址缓冲器中的列地址信号通过列解码器（Column Decoder）确定列地址，并被对应的感应放大器通过连接IO线路，这样cell就被激活，并可供读写操作，寻址完成。从行地址激活，到找到列地址这段时间，就是tRCD。

(2)内存cell的基本操作

内存中的cell可以分为3个基本操作，数据的储存、写入与读取。为了便于理解，我不打算直接从电路控制上对cell操作进行说明，而是希望通过模型类比来达到说明问题的目的，如有不严谨之处，高手勿怪。要对内存cell进行读写操作，首先要完成上述寻址过程，并且电容的充电状态信号要被感应放大器感应到，并且放大，然后MOSFET打开，电容放电，产生电势变化，把电荷输送到IO线路，导致线路的电势也变化。当然，这只是个简单的描述，以下我们先来了解硅晶体中“电容”的结构和MOSFET的控制原理。(3)硅晶体中的“电容”

这里之所以“电容”两个字被打上引号，是因为硅晶体中并没有真正意义上的电容。硅晶体中的电容是由两个对置的触发器组成的等效电容。例如两个非门（Nor Gate）用如下图的方式对接。它可以通过周期性施加特定的输入信号，以把电荷保留在电路中，充当电容的作用。如下图，两个非门的输入端R和S互相交替做0和1输入，就可以把电荷储存在电路中。整个动态过程就是这样：

而R和S的波形就是如下图所示，刚好互为反相，差半个周期：

要让电容放电，我们只需要把R和S同时输入1或者0即可。因此这种电容的逻辑关系很简单：在同一时刻R和S输入状态不同（即存在电势差）时，电容为充电状态；在同一时刻R和S输入状态相同（即电势差为0）时，电容为放电状态。

三，MOSFET的控制原理——水库模型

要说明这个MOSFET的控制原理，我们借助一个水库的模型来说明。MOSFET有三个极，分别是源极（Source）、漏极（Drain）和栅极（Gate）。下图左边就是一个MOSFET的电路图，右边是我们画出的一个水库模型。

图中S为源极，D为漏极，G为栅极。S极连接着电容，D级连接列地址线路，并接到数据IO，G则是控制电荷流出的阀门，连接行地址线路。电容在充电后电势会改变，这样S极的电势就会跟着改变，与D极形成电势差，而G极的电势，就决定了S极有多少电荷可以流入D极。由于电子是带负电荷，因此电子越多电势就越低。为了不至于混淆概念，我们把水池顶部电势定为0V，水池底部电势定为5V（仅举例说明，DRAM中的电容实际电压未必是5V）。当电子数量越多时，电势越低，接近0V，电子数量越少时，电势越高，接近5V。

用水库模型说明，就是左边的水池水量升高（电容充电后），当阀门关闭时，左边的水是不会往右边流的。然后阀门打开（降低，电势升高），左边的水就可以往右边流，阀门的高度就决定了有多少水能流去右边的水道（但是在数字电路中，MOSFET只有开和关两种状态，因此下文提到的打开MOSFET就是全开）；同样道理如果右边水多，阀门打开之后也可以向左边流。因此在水库模型中，电容就充当了左边的水池，而MOSFET的栅极就充当了阀门，列地址线路和IO则充当了右边的水道。

四，储存数据

MOSFET栅极电势为0V时，电容的电荷不会流出，因此数据就可以保存我们可以用2.5V为参考分界线，电容电势低于2.5V时，表示数据0，电势高于2.5V时，表示数据1。例如上一楼水库模型的左图，电容中储存的电子数高于一半的高度，电势低于2.5V，因此可以表示数据0。但以上只是理论情况，实际上电容会自然漏电，电子数量会逐渐减少，电势就会逐渐升高，当电势升高到2.5V以上时，数据就会出错，因此每隔一段时间必须打开MOSFET往电容中充电，以保持电势，这就是刷新。因此，数据的储存主要就是对电容中电势的保持操作。

(1)写入数据

数据写入的操作分为写入0和写入1两种情况。写入前，电容原有的情况可能是高电势与低电势的状态，我们不用管它。写入0和写入1对cell的操作不尽相同，我们分别来看。

先来看写入0的操作。写入开始时，IO线路上电势为0（水道处于水位最高点），MOSFET栅极电势升高到5V（水库阀门降到最低），阀门打开，电容中的电势就跟着降低（水位升高），直到接近0V（水池被灌满），写入0完成，栅极电势降回0V，阀门关闭。

(2)读取数据

读取的时候，对漏极的电压操作跟写入有些不同。因为水道中的水比水池中的多，或者说水道的容量比水池要大得多。如果水道（漏极）的水为满或者空，在阀门打开的时候很容易出现水道的水倒灌进水池的现象，或是水池的水全部流入水道，这样就有可能导致电容中的电势状态改变，电容对应储存的0或者1也会改变。所以读取数据的时候，IO线路的电压应为1/2的满电势，即2.5V。

读取也同样分读取0和1两种情况。在读取之前，电容中的电势应该是大于或者小于2.5V的，分别代表存储了1和0。由于刷新机制的存在，应该不会允许出现等于2.5V的情况。

首先看读取0操作。电容中为低电势（假设为0V，水池为高水位），IO线路上电势升高至2.5V（这时水道水位比水池低），MOSFET栅极电势升高到5V（水库阀门降到最低），阀门打开，电容中电势升高（水位降低），但由于水道容量较大，因此水位不会升高太多，但是总归也会有个电势的变低，最终电容与IO线路上的电势都变成0-2.5V的一个中间值，并且接近2.5V（假设为2.3V）。这时候感应放大器检测到IO线路上电势低于2.5V，因此识别出0读出。

再看读取1操作。电容中为高电势（假设为5V，水池空），IO线路上电势升高至2.5V（这时候水道水位比水池高），MOSFET栅极电势升高到5V（水库阀门降到最低），阀门打开，电容中电势降低（水位升高），但由于水道容量较大，水位不会降低太多，不过多少也会降低一点（电势会升高），假设升高到2.7V。这时候感应放大器检测到IO线路的电势高于2.5V，识别出1读出。