NAND Flash浮栅晶体管的结构、工作原理及其局限性

作为最为常见的存储芯片，NAND Flash已经被广泛采用，特别是在消费类电子产品当中，因此，在其存储密度不断提升的同时，成本也越来越敏感。由于Flash闪存的成本取决于其芯片面积，如果可以在同一区域存储更多数据，Flash将更具成本效益。NAND闪存主要有三种类型：Single Level Cell（SLC），Multi Level Cell（MLC）和Triple Level Cell（TLC）。顾名思义，TLC Flash在与MLC相同的区域中存储的数据更多，同理，MLC存储的数据多于SLC。另一种类型的NAND闪存称为3D NAND或V-NAND（垂直NAND），其通过在同一晶片上垂直堆叠多层存储器单元，这种类型的闪存实现了更大的密度。 浮栅晶体管 闪存将信息存储在由浮栅晶体管组成的存储单元中。为了更好地理解不同类型的NAND闪存，让我们来看看浮栅晶体管的结构、工作原理及其局限性。 浮栅晶体管或浮栅MOSFET（FGMOS）非常类似于常规MOSFET，区别在于它在栅极和沟道之间具有额外的电绝缘浮栅。由于浮栅是电隔离的，所以即使在去除电压之后，到达栅极的电子也会被捕获。这就是闪存非易失性的原理所在。与具有固定阈值电压的常规MOSFET不同，FGMOS的阈值电压取决于存储在浮栅中的电荷量，电荷越多，阈值电压越高。与常规MOSFET类似，当施加到控制栅极的电压高于阈值电压时，FGMOS开始导通。因此，通过测量其阈值电压并将其与固定电压电平进行比较来识别存储在FGMOS中的信息，被称为闪存中的读操作。 可以使用两种方法将电子放置在浮动栅极中：Fowler-Nordheim隧穿或热载流子注入。对于Fowler-Nordheim隧穿，在带负电的源极和带正电的控制栅极之间施加强电场。这使得来自源极的电子隧穿穿过薄氧化层并到达浮栅。隧穿所需的电压取决于隧道氧化层的厚度。利用热载流子注入，高电流通过沟道，为电子提供足够的能量以穿过氧化物层并到达浮动栅极。 通过在控制栅极上施加强负电压并在源极和漏极端子上施加强正电压，使用福勒 - 诺德海姆隧道效应可以从浮栅移除电子。这将导致被捕获的电子通过薄氧化层回到隧道。在闪存中，将电子放置在浮动栅极中被认为是编程/写入操作，去除电子被认为是擦除操作。 隧道工艺有一个主要缺点：它会逐渐损坏氧化层。这被称为闪存中的磨损。每次对单元进行编程或擦除时，一些电子都会卡在氧化层中，从而磨损氧化层。一旦氧化层达到不再能够在编程和擦除状态之间进行可靠性区分的点，则该单元被认为是坏的。由于读取操作不需要隧穿，因此它们不会将单元磨掉。这就是为什么闪存的寿命表示为它可以支持的编程/擦除（P / E）周期的数量。SLC闪存 在SLC闪存中，每个存储单元仅存储一位信息：逻辑0或逻辑1.单元的阈值电压与单个电压电平进行比较，如果电压高于电平，则该位被视为逻辑0。反之则为逻辑1。 由于只有两个级别，因此两个级别之间的电压裕度可能非常高。这使得读取单元格更容易，更快捷。原始误码率（RBER）也很低，因为由于较大的电压余量，在读取操作期间泄漏或干扰的影响较小。低RBER还减少了给定数据块所需的ECC位数。 大电压裕量的另一个优点是磨损的影响相对较小，因为微小的电荷泄漏具有相对较低的影响。每个逻辑电平的更宽分布有助于以更低的电压对单元进行编程或擦除，这进一步增加了单元的耐久性，进而增加了寿命，即P / E循环的数量。 同时也有一个缺点，就是与在相同芯片区域中存储更多数据的其他类型的Flash相比，每个单元的成本更高。SLC闪存通常用于对成本不敏感且需要高可靠性和耐用性的场合，例如需要大量P / E循环次数的工业和企业应用。MLC闪存 在MLC闪存中，每个存储器单元存储两位信息，即00,01,10和11，在这种情况下，阈值电压与三个电平进行比较（总共4个电压带）。 通过更多级别进行比较，读取操作需要更加精确，与SLC Flash相比，读取速度更慢。由于较低的电压余量，原始误码率（RBER）也相对较高，并且给定数据块需要更多的ECC比特。现在磨损的影响更为显着，因为与SLC闪存相比，任何电荷泄漏都会产生更大的相对影响，从而减少寿命（P / E循环次数）。 由于需要仔细编程以将电荷存储在每个逻辑电平所需的紧密窗口内，因此编程操作也要慢得多。其主要优点是每比特成本更低，比SLC闪存低2~4倍。MLC闪存通常用于成本更敏感的应用，例如消费电子或游戏系统，其性能、可靠性和耐用性不是那么关键，并且所需的P / E循环次数相对较低。企业级多单元（eMLC）闪存 MLC闪存的低可靠性和耐用性使它们不适合企业应用，而低成本是一个驱动因素。为了带来更低成本的优势，闪存制造商创建了一种优化级别的MLC闪存，具有更高的可靠性和耐用性，称为eMLC。eMLC中的数据密度通常会降低，从而提供更好的电压余量以提高可靠性。较慢的擦除和编程循环通常用于减少磨损的影响并提高耐用性。还有许多其他技术可以提高eMLC的可靠性和耐用性，这些技术因制造商而异。TLC闪存 在TLC Flash中，每个存储器单元存储3位信息。现在将阈值电压与7个电平（总共8个电压带）进行比较。与SLC Flash相比，TLC的读取操作需要高度精确且速度慢。原始误码率也很高，增加了对给定数据块的更多ECC位的需求。磨损的影响也被放大，大大减少了寿命（P / E循环次数）。编程操作也较慢，因为电压需要精确以将电荷存储在每个逻辑电平所需的窗口内。 TLC的优势在于每比特的最低成本，与SLC或MLC闪存相比要低得多。TLC闪存用于高成本敏感型应用，对P / E循环的需求较少，例如消费类应用。SLC，MLC，eMLC和TLC的比较 表1给出了假设类似光刻工艺的不同类型闪存的主要参数的比较。这些值仅表示比较性能，并且就特定存储器产品而言可能不准确。

表1：每种不同类型Flash的主要参数的比较。 * ECC位数取决于制程节点; 较小的制程节点需要更多的ECC位。 3D NAND Flash 上面讨论的所有不同的闪存都是二维的，意味着存储单元仅布置在芯片的XY平面中。使用2D闪存技术，在同一晶圆中实现更高密度的唯一方法是缩小制程工艺节点。其缺点是，对于较小的节点，NAND闪存中的错误更为频繁。另外，可以使用的最小制程工艺节点存在限制。 为了提高存储密度，制造商开发了3D NAND或V-NAND（垂直NAND）技术，该技术将Z平面中的存储单元堆叠在同一晶圆上。以这种方式构建有助于为相同的芯片区域实现高位密度。在3D NAND闪存中，存储器单元作为垂直串连接而不是2D NAND中的水平串。 第一批3D Flash产品有24层。随着该技术的进步，已经制造出32,48,64甚至96层3D闪存。3D闪存的优势在于同一区域中的存储单元数量明显更多。这也使制造商能够使用更大的制程工艺节点来制造更可靠的闪存。 3D Flash的另一个主要技术转变是使用电荷阱Flash而不是浮栅晶体管。除了用氮化硅膜代替浮栅之外，电荷阱在结构上类似于FGMOS。注意，由于大规模制造的困难，电荷阱在市场上没有被广泛使用。由于难以制造浮栅晶体管的垂直串以及电荷阱的其他固有优点，已经采用电荷阱技术用于3D闪存。 与FGMOS相比，基于电荷阱的存储器有许多优点。可以在较低电压下编程和擦除基于电荷阱的存储器，从而提高耐用性。由于捕获层（氮化物）是绝缘层，电荷不会泄漏，从而提高了可靠性。由于电荷不会从电荷阱的一侧流到另一侧，因此可以在同一阱层存储多于一位的电荷。赛普拉斯（前Spansion）在NOR闪存中有效地利用了这种功能，称为MirrorBit技术，将两位数据存储在一个类似于MLC闪存的单个存储单元中。未来的趋势 所有主要的闪存制造商都积极致力于开发不同的方法，以降低每比特闪存的成本，同时正在积极研究增加3D NAND Flash中垂直层的数量。虽然15nm似乎是目前NAND闪存中最小的成功节点，但Flash的光刻节点的缩小仍在继续。将MLC和TLC技术与3D NAND闪存相结合的方法也正在积极探索当中，许多制造商已经看到了成功的曙光。随着新技术的出现，我们可能很快就会看到存储单元可以存储一个字节的数据和垂直层，达到256层，甚至更高

3D NAND为实现四级单元提供了可行性

关于四级单元闪存纠错问题的潜在解决方法。

与此前的平面NAND相比，3D NAND技术的运用将使得错误检查代码更易于实现，这也进一步确定了容量提升的四级单元技术的可行性。

错误检查代码（ECC）技术的使用范围包括通过采用算法以计算为存储数据添加冗余所需添加与使用的位数，在固定大小区域内工作的分组代码与Reed-Solomon编码即是此类技术的应用实例。并且与该技术能够完成的纠错量相比，其可检测到的错误数量更多。

低密度奇偶校验（LDPC）编码是ECC技术的一种较新版本。BCH（Bose-Chaudhuri-Hocquenghem）编码则是另一项纠错技术，这种二进制BCH编码可被设计用于多位数纠错。通常而言，客户希望能够完成的纠错位数越多，则需要添加到数据中的冗余ECC位数就越多。

由于读取单元无法提供明确的1或0，因此在这种情况下，一个或多个字节的值可能会因错误而失真，所以NAND闪存需要配有ECC。

而ECC编码则能够检测并纠正以上所提及的错误。

随着NAND读取难度的增加，需要添加的ECC位数与ECC算法的复杂程度也随之提高。其中，“读取难度”一种概括性说法，其具体是指单元可读性随着单元尺寸与其所存储的位数增加而降低。

举例而言，小单元之间可能存在跨区效应，具体表现为一个单元内的设置值可能会对相邻单元内的设置造成一定影响。而其中所涉及的设置值还包括电子——其数量与稳定性会随着单元尺寸缩小而降低。

因此，与SLC（一级单元）相比，MLC（二级单元）与TLC（三级单元）闪存的读取固然会更困难。当然，尽管QLC（四级单元）在技术上已具有一定可行性，但由于单元可读性以及ECC编码与算法仍是亟待解决的两大难题，所以直到现在QLC还尚未具备实用性。

SanDisk公司曾于2009年试图采用43纳米几何平面结构实现QLC NAND的生产，但在经历了一年左右的研究后即选择了放弃。

同样，与25纳米单元以及35纳米单元相比，20纳米的MLC闪存单元更难实现读取。此外，16纳米的MLC闪存单元则是很难实现再次读取，而在此级别上所采用的ECC已经实现了BCH与LDPC ECC技术的融合。

根据Objective Analysis公司的Jim Handy简要报告可知，选择采用3D NAND将会让这些难题简化。

其中的两大主要原因如下：

首先，当3D NAND闪存芯片建成之后，单元尺寸将从15纳米恢复至40纳米左右，尔后即可在该芯片上采用最先进的2D或平面NAND技术。

其次则是源于3D NAND的构建方式。“3D NAND的浮栅或电荷捕获将在作为通道的接杆附近形成一个圆圈，从而让其面积增加了三倍以上。故而现在3D NAND芯片的面积大致相当于一款90纳米的平面NAND芯片。”

另外，Jim Handy还提供了一张图表以展示MLC与TLC闪存在不同单元尺寸条件下通常所需的ECC位数。

根据图表显示，TLC NAND闪存的单元尺寸在15纳米工艺几何尺寸时所需ECC位数已超过75比特，而当芯片的几何尺寸为90纳米时，ECC的位数需求则在15以下。

对此，Handy在其报告中写道：“我们据此即可推断QLC 3D NAND所需的位数将少于20。这也是为何与以往的平面NAND相比，采用3D NAND能够提升QLC可行性的原因。”

此外，Handy还描绘了每单元拥有更多位数的前景。“从长远看来，我认为大多数3D NAND控制器将会采用LDPC以确保每单元存储4字节以上的数据。当然，实现这一目标需要一些时间。而在短期内，3D NAND将能够通过使用简单的BCH算法完成其向QLC转变。”

试想每单元能够存储5比特字节的闪存——或称之为五级单元或PLC闪存？由于QLC已经用于代表四级单元闪存，所以我们不能将五级单元按quintuple level cell首字母缩写命名，并且其将比QLC闪存增加25%，每单元存储为5比特而非4比特。因此，一款容量为1 TB的QLC SSD或将可能变为1.25 TB的PLC SSD。恩，此番前景的确令人欣喜，但或许仍需数年才能得以实现。

目前看来，QLC闪存似乎已具备一定的可行性，我们或将于今年年底便可见其真身。

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