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nand的架构 3D NAND架构解析

发布时间 : 2024-11-24

作者 : 小编

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3D NAND架构解析

1前言

由于2D NAND自身技术缺陷，行业预测10-12nm将是其极限。3D NAND, 即立体堆叠技术，如果把2D NAND看成平房，那么3D NAND就是高楼大厦，建筑面积成倍扩增，理论上可以无限堆叠。这可以摆脱对先进制程工艺的束缚，同时也不依赖于极紫外光刻（EUV）技术，而闪存的容量/性能/可靠性也有了保障。

2 3D NAND FLASH架构分析

3D NAND目前大多使用55 nm以上的工艺，一般3D谈的是层数。下图是Tech Insights 2020整理的NAND Flash Roadmap，包含2D NAND及3D NAND，长江存储已被纳入图表中，成为第五家有能力生产3D NAND的厂家，其预测结果也符合市场现状。目前而言，3D NAND闪存主要由三星/海力士/镁光-英特尔/东芝/闪迪垄断99%市场份额，且每家都有自己特殊的工艺架构，三星/海力士的CTF（电荷俘获），镁光/英特尔的FG（多晶硅浮栅），东芝/闪迪的P-BiCS，长江存储的Xtacking。

图1 Tech Insights NAND Flash Memory Technology

2.1镁光/英特尔的FG（多晶硅浮栅）架构

镁光/英特尔主要是采用OPOP（氧化硅/多晶硅）堆叠技术，前栅工艺，存储单元是浮栅结构。图2是DC-SF（双控制栅及环绕浮栅）架构示意图，图3是其加工工艺流程，（a）存储区OPOP孔干法刻蚀成型，（b）回刻氧化硅，（c）沉积绝缘层IPD，（d）填充多晶硅，（e）湿法刻蚀多余的多晶硅并沉积隧穿氧化层，（f）填充多晶硅形成完整存储结构。

图2 双控制栅及环绕浮栅架构

图3 DC-SF NAND 工艺流程

2.2东芝P-BiCS架构

东芝于2009年提出P-BiCS结构，如图4所示，器件结构是U型环栅结构，前栅工艺，ONO电荷俘获，OPOP（氧化硅/多晶硅）堆叠技术。工艺难点是U型沟槽的制作，以及随着堆叠层数的增加，刻蚀工艺难度进一步加大；因此东芝只在64层架构以下使用OPOP堆叠，而64层及以上产品堆叠采用ONON（氧化硅/氮化硅）技术。

图4 （a）P-BiCS架构和（b）工艺流程

2.3三星TCAT CTF架构

三星于2009年提出TCAT结构，如图5所示，器件结构是垂直管状环栅结构，hk-金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术。图6是其加工工艺流程，（a）存储区ONON孔干法刻蚀成型且完全填充多晶硅，栅沟槽刻蚀成型，（b）湿法刻蚀去除氮化硅，（c）沉积ONO-high-k，PVD沉积金属栅，（d）刻蚀多余的金属W，防止栅短路。其工艺相对于东芝和镁光复杂且难度大，尤其是存储层ONO沉积完后还要沉积金属栅对film挑战极大，同时也意味着ONON堆叠难以减薄，就限制了容量的增加。

图5 TCAT架构

图6 TCAT工艺制程

为了解决此工艺复杂，堆叠难以压缩的难题，2012年海力士提出了SMArT (Stacked Memory Array Transistor)结构，如图7所示。器件结构也是垂直管状环栅结构，hk-金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术。创新之处在于ONO存储层在孔内部，同时多晶硅也不全部填满沟道，大约只有8nm左右的多晶硅，剩余的用氧化硅填充。这种结构可以减薄ON堆栈层的厚度，同时薄的沟道多晶硅的Vth阈值电压分布更均一，也削弱了晶界对沟道电流的阻碍作用。因此这种结构在工业量产中得到了最广泛的应用。东芝/三星/海力士/长江存储都基于此核心结构开发出自己的产品。

在3D NAND中，由于多晶硅沟道的阻力更高，流动性更低。因此，为了达到2D NAND 的性能，3D NAND必须使用更好的电路结构、算法和控制器。

图7 SMArT架构

2.4 3D NAND CTF vs FG

目前3D NAND存储层分两种结构，一种是浮栅型Flash器件，厂商为镁光，一种是电荷俘获型SONOS器件，厂商为三星/海力士/东芝/长江存储。

浮栅型器件特点是：

（1）浮栅中电荷可以自由移动，单一缺陷就可以导致电荷流失;

（2）相邻元件存在浮栅间电容耦合干扰;

（3）多级存储需要控制存储电荷数量;

（4）栅结构复杂；

（5）Reliability好；

（6）堆栈方式为OPOP。

电荷俘获型SONOS器件的特点是：

（1）氮化物存储层中电荷被存在电荷阱中，电子无法自由移动;

（2）相邻元件不存在耦合干扰;

（3）可实现多物理位存储;

（4）栅结构简单，利于工艺集成；

（5）堆栈方式为ONON。

2.5 3D NAND的工艺难点

与2D NAND缩小Cell提高存储密度不同的是，3D NAND只需要提高堆栈层数。从2013年三星推出了第一款24层SLC/MLC 3D V-NAND，到现在主流96/128层TLC 3D NAND产品问世，随着层数迈进100+层，其工艺难度也愈发困难。

（1）ONON/OPOP层数堆叠

随着层数24 /48/64/96 /128层等快速增加，对堆叠的薄膜有了进一步严格要求，均匀性、缺陷控制、最小平面内位移和氮化物收缩、热应力后可接受的晶圆形变，以及高氮化物/氧化物湿蚀刻选择性等。层数堆叠的同时也会对每对薄膜进行减薄，这样对器件的可靠性也做出了更高的要求。

图8 薄膜在堆叠过程中的张应力和压应力

（2）高长宽比（HAR）通孔蚀刻

通孔的形成需要等离子干法刻蚀，每个12寸晶圆上需要刻上超过上千万亿个孔，（长宽比大于 50），挑战当前等离子蚀刻技术的物理极限。目前只有美国泛林半导体设备技术有限公司垄断此技术。

刻蚀的主要问题是：

（1）不完全蚀刻、

（2）通孔中间弯曲和扭曲、

（3）通孔顶部和底部之间CD变化大，

（4）底部通孔不圆等，如图9所示。

此类缺陷可能导致短路、相邻存储单元之间的干扰以及其他电学性能问题。

为了缓解 HAR 蚀刻的挑战，对于超过64层的3D NAND，主流做法是用两个64层堆叠成128层 3D NAND。

图9 干法刻蚀通孔遇到的问题

（3）WL台阶的设计与刻蚀

由于器件结构是垂直管状环栅结构，因此需要特别设计出台阶结构，通过Contact引出栅结构。图10（a）给出了实现台阶的工艺方法，即Trim/Etch/Trim/Etch，图10（b）为成型后的台阶。需要精确控制台阶的刻蚀层数和CD的均匀性，保证每个Contact都能落到对应的台阶上，不能发生错位。而当层数高于64层时，为了节省Mask和降低工艺难度，就需要设计新的台阶结构。

图10（a）台阶刻蚀工艺流程示意图（b）成型后的台阶

3 3D NAND现阶段主流产品工艺水平

3.1现阶段主流产品

为能更缩小存储单元尺寸，除了工艺持续缩小及将存储单元3D化外，还有一种方式就是增加每存储单元能存储的 bit 数目上。SLC存储ㄧ个bit数据，也就是二个状态 (0，1) ; MLC 存储两个bit数据，所以是四个状态 (00，01，10，11) ; TLC 三个bit，八个状态(000，001，010，011，100，101，110，111) ; QLC四个bit，十六个状态 (0000，0001，…. 1111)，如下图所示。从SLC到QLC，成本极大降低，随之而来的是擦写次数会大幅降低，从100K次降到不足1K。为了弥补这个不足，需要系统优化区块管理，这样即使只有1K次擦写，也足够适用于消费者个人使用。企业级用户就只能用SLC和MLC产品。

目前只有三星、海力士、东芝、镁光-英特尔、长江存储五家公司能够量产。各家的 3D NAND存储单元及技术都不相同，目前市场上3D NAND最多的是64层和96层TLC产品。图14是目前市场上3D NAND的主流产品，浅蓝色是2018年量产的64层TLC产品，深蓝色是2019年量产的96层TLC产品，从工艺水平/良率/市场份额来看，三星都走在前头。

图14 3D NAND厂商量产产品

像苹果公司最新旗舰手机iPhone 11系列都已经用上了东芝海力士三星的最新96层TLC产品。华为/LG/小米/Apple iPad/Google Surface/Dell/三星手机也都用上了64层TLC产品。

3.2各大厂主流工艺分析

为了增加存储单元面积，降低生产成本，目前各大厂都采用了把外围电路做在存储单元的下方，即Peri under Cell, 外围电路成型以后，需要经过化学机械研磨CMP工艺使之平坦化，这将使得CMP制程的难度和重要性得以提高。

图15 Peri under Cell结构

（a）三星92层工艺

三星的92层是一次刻蚀成型而成，技术难度最高。采用垂直管状环栅结构，金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术，ON对做了减薄处理，台阶区长度相对东芝减小了11um，如图16所示。

图16 三星3D NAND产品（a）64层，（b）92层，（c）台阶区结构

（b）东芝/西部数据96层工艺

东芝的96层是由两个48层堆叠而成，和三星一样采用垂直管状环栅结构，金属后栅工艺，ONO电荷俘获，ONON（氧化硅/氮化硅）堆叠技术，ON对做了减薄处理，台阶区相对于64层只增加了4um的宽度，如图17所示。

图17 东芝3D NAND产品（a）64层，（b）96层，（c）台阶区结构

（c）镁光/海力士96层工艺

镁光和海力士的96层也都采用了两个48层堆叠而成。从图18中可以看出来这三家对于上下通孔中间的接触层各有不同。镁光是氧化铝/氧化硅/氮化硅三明治结构，海力士没有过渡层，东芝只有氧化硅层。由于需要联通上下通孔，即ONO层是公用的，则对Alignment对准有极高的要求，这也是多层堆叠的技术难点所在。

图18 东芝/镁光/海力士上下通孔中间层对比

（d）长江存储128层工艺

长江存储目前量产的是32层64Gb SLC/MLC产品和64层256Gb TLC产品，采用特有的Xtacking工艺，如图19所示，可在一片晶圆上独立加工负责数据I/O及记忆单元操作的外围电路。这样的加工方式有利于选择合适的先进逻辑工艺，以让NAND获取更高的I/O接口速度及更多的操作功能。存储单元同样也将在另一片晶圆上被独立加工。当两片晶圆各自完工后，XtackingTM技术只需一个处理步骤就可通过数百万根金属VIA将二者键合接通电路，而且只增加了有限的成本。

图19 长江存储存储阵列边缘台阶界面图

长江存储的128层是通过两个64层堆叠而成，其结构类似于三星/东芝等。

3.3 3D NAND即将量产产品展望

（1）112层/128层/144层/170层及大于200层以上产品，>10Gb/mm2

（2）海力士的9x层QLC以及128层/176层产品

（3）长江存储的128层TLC/QLC产品

（4）3个64层或以上堆叠的3D NAND产品

（5）其他新型3D NAND产品

4 3D NAND总结

以上文章主要简述了几种常见的3D NAND Flash结构和工艺和现阶段主流产品工艺水平等。随着层数的进一步增加，难度也进一步增大，各个大厂都将面临着生产成本的急速增加。这种沟道垂直结构对制造过程（新材料属性）和设备（精确到原子层控制）提出了更加严格的要求。随着许多新型态的非易失性存储器已研发出来，如MRAM/ FRAM/ RRAM/ PCRAM/ 3XPoint，未来或许能取代现有的DRAM/NAND Flash存储器。但在此之前，3D NAND将主导非易失存储器的市场。

3D NAND的层数有限制吗？

内存供应商正在竞相为 3D NAND 添加更多层，数据爆炸以及对更大容量固态驱动器和更快访问时间的需求推动了3D NAND市场的竞争。

美光已经在完成 232 层 NAND 的订单，而且不甘示弱，SK 海力士宣布将于明年上半年开始量产 238 层 512Gb 三层单元 (TLC) 4D NAND。或许更重要的是，芯片制造商私下表示，他们将利用行业学习为目前正在开发的 3D-IC 堆叠 NAND。

西门子 EDA技术产品经理 Ben Whitehead 表示：“处理器的摩尔定律在过去几年中可以说一直滞后，但对于 NAND 闪存来说，摩尔定律仍然存在并且很好。” “这是一件好事，因为现代计算和网络对快速存储有着无法满足的需求。”

SK 海力士于 2018 年推出了 96 层 NAND 的 4D 命名法。尽管有这个名字，但该公司并未在四维空间中创建其产品或模仿 tesseract 立方体。但这个词也不完全是营销噱头，它是 3D 架构变体的商品名。

“对于 DRAM，大约需要 10 或 15 年的研发才能取得成果，但对于 3D NAND，发展速度非常快。当你想到通常的开发速度时，你会感到惊讶，”新思科技研发总监林西伟说。“除了技术本身，它还是一款杀手级应用。苹果是第一个放入闪存来存储数据的。今天，我们买 iPhone 还是看内存有多少，而且都是闪存。从那里开始，大数据、人工智能和分析需要高性能计算。闪存正在填补硬盘驱动器和 RAM 内存之间的这一关键延迟差距。由于功耗、外形尺寸和密度成本，你可以看到应用程序，尤其是在数据中心、分析和游戏领域。”

演变与革命

回顾 2D NAND，它具有平面架构，浮栅 (FG) 和外围电路彼此相邻。2007 年，随着 2D NAND 达到其规模极限，东芝提出了 3D NAND 结构。

三星在 2013 年率先推出了其所谓的“V-NAND”。

3D 设计引入了多晶硅和二氧化硅的交替层，并将浮栅交换为电荷陷阱闪存 (CTF)。这些区别既有技术上的，也有经济上的。FG 将存储器存储在导电层中，而 CTF 将电荷“捕获”在电介质层中。由于制造成本降低，CTF 设计很快成为首选，但肯定不是唯一的。

IBM 研究员 Roman Pletka 指出：“尽管所有制造商都转向电荷陷阱单元架构，但我预计传统的浮栅单元在未来仍将发挥不可忽视的作用，尤其是对于容量或保留敏感的用例。”

海力士表示，尽管有摩天大楼式堆叠的创新，但第一代 3D NAND 设计将外围电路保留在一边。

最终，3D NAND 供应商将外围电路移至 CTF 之下。在 SK 海力士的术语中，它现在是 Periphery Under Cell (PUC) 层。一方面，说“4D NAND”比 CTF/PUC NAND 更短更酷。另一方面，最终这是 3D NAND 的另一种变体，每单位的单元面积更小。用于更小尺寸的类似设计有不同的商品名称，例如美光的 CMOS under Array (CuA)。

图 1：SK 海力士对 4D NAND 的解释。

来源：SK 海力士全球新闻编辑室。

图 2：外围电路是 4D NAND 的底层。

来源：SK 海力士全球新闻编辑室。

美光本身在 2022 年 7 月下旬宣布了 232 层 NAND，该产品正在生产中，从而获得了宣传的权利。根据该公司的新闻稿，美光表示，其 232 层 NAND 是存储创新的分水岭，首次证明了在生产中将 3D NAND 扩展到 200 层以上的能力。

“添加这些层的主要作用是增加容量，因为每个人都在寻找更多的 SSD 容量，”Cadence产品营销集团总监 Marc Greenberg 说。“因此，添加更多层基本上意味着可以在单一封装中存储更多千兆字节，并在单一类型的多层 3D NAND 组件上进行存储。添加所有这些层及其背后的技术是一种容量游戏。”

美光还声称拥有业界最快的 NAND I/O 速度 2.4 Gbps，与上一代相比，写入带宽提高了 100%，每个芯片的读取带宽提高了 75% 以上。此外，232 层 NAND 包含六平面 TLC 生产 NAND，美光表示这是所有 TLC 闪存中每个芯片最多的平面，并且能够在每个平面上独立读取能力。

据行业分析师称，这可能是该公告中最令人印象深刻的部分。由于有六个平面，这个芯片可以表现得好像它是六个不同的芯片。

图 3：美光的 232 层 NAND。来源：美光

中国的公司在232 层 3D NAND 模块好像也有进展。

制造：优势与挑战

在去年的 IEEE IEDM 论坛上，三星的 Kinam Kim 发表了一个主题演讲，他预测到 2030 年将有 1000 层闪存。这听起来可能令人头晕目眩，但这并不是完全的科幻小说。“与 NAND 闪存的历史趋势线相比，这已经放缓了，”imec 存储存储器项目总监 Maarten Rosmeulen 说。“如果你看看其他公司，比如美光或西部数据，他们在公开声明中提出的内容，他们甚至比这还要慢。不同的制造商之间也存在一些差异——似乎他们正在延长路线图，让它放慢速度。我们相信这是因为保持空间运转需要非常高的投资。”

尽管如此，竞争风险仍然足够高，以至于这些投资是不可避免的。“主要的前进方向，主要的乘数，是向堆栈添加更多的层，”Rosmeulen 说。“进行 XY 缩小和缩小内存孔的空间非常小。这很难做到。也许他们会在这里或那里挤压几个百分点，把孔放在一起，孔之间的缝隙更少，诸如此类。但这并不是最大的收获。如果你能继续堆叠更多的层，密度只能以目前的速度显著提高。”

图 4：NAND 制造中的 3D 步骤。来源：客观分析

进一步堆叠似乎是合理的，除了整个过程的核心不可避免的问题。

“主要挑战在于蚀刻，因为必须蚀刻具有非常高纵横比的非常深的孔，”Rosmeulen 说。“如果你看看上一代有 128 层，这是一个大约 6、7 或 8 微米深的孔，只有大约 120 纳米的直径，极高的纵横比。蚀刻技术有进步，可以一次性蚀刻更深的孔，但不会更快。您无法提高蚀刻速度。因此，如果工艺流程以沉积和蚀刻为主，而这些工艺步骤并没有提高成本效率，那么添加更多层对于降低成本不再有效。”

蚀刻也只是多个步骤之一。“除了蚀刻之外，你还需要用非常薄的介电层上下均匀地填充这个孔，”Synopsys 的 Lin 说。“通常情况下，由于晶圆的化学性质，沉积几纳米的层并不容易。在这里，他们必须一路向下才能填满。有亚原子层沉积方法，但它仍然具有挑战性。另一个大挑战是压力。如果你建立了如此多的层，这些层会经历一些蚀刻/沉积/清洁/热循环，这可能会导致局部和全局压力。在局部，因为在钻孔后，需要在整个堆栈中切出一个非常深的沟槽。它变成了一个非常高的摩天大楼，摇摇欲坠。如果开始进行一些洗涤或其他过程，很多事情都可能导致两座摩天大楼相互倒塌。那么就失去了收益。并且通过将如此多的材料相互叠放并切割不同的图案，这会产生全局应力并导致晶圆翘曲，这将导致晶圆厂无法处理，因为晶圆必须是平的。”

值得注意的是，蚀刻正在穿过不同材料的层。

Objective Analysis 的 Handy 表示，三星的解决方案是创建极薄的层。“这对整个行业很有用，因为每个人都使用几乎相同的工具来创造这些东西。”

让它更好地工作

闪存的基本概念也存在固有的功能挑战。“人们越来越依赖需要越来越强大的纠错算法来与这些设备一起工作，”Cadence 的 Greenberg 说。

问题是 NAND 闪存设备内置的智能并不多。“通常情况下，SSD 发生在控制器端，”Greenberg 解释说。“控制器正在向 NAND 闪存设备发送命令，NAND 闪存设备会做出响应，但它并没有太多的智能。它只是响应请求，例如针对特定地址的数据块。NAND 闪存设备将简单地响应该数据块。但是在控制器端，你必须首先对接收到的数据进行纠错，然后确定该块中是否存在不可接受的错误数量，然后决定如何重新映射该块地址空间并在其位置放置一个不同的块。所有这些决定都发生在控制器端。”

尽管如此，由纳米级摩天大楼建造的世界重新强调了 ONFI 控制器和 ONFI PHYS 等组件，并为设计人员提出了新的挑战。

“内存工厂可以生产的层数使与这些内存接口的控制器的设计验证问题变得非常复杂——而且它们可能并不那么明显。SSD 控制器必须处理更多的内存通道。将许多管道与越来越快（但永远不够快）的主机接口连接起来会在非常意想不到的地方产生瓶颈，”西门子的 Whitehead 说。“另一个设计验证挑战是功率。长期以来，大多数存储控制器的优先级较低，但现在已转变为关键功能。移动到较小的几何节点会有所帮助，但代价高昂。商业模式不能容忍重新旋转，更不用说供应链难以排长队了。上市时间的延迟让高层管理人员非常清楚。存储的增长动力甚至更多，这需要我们重新思考如何验证设计。AI 加速器需要更大的存储控制器，这可能会很快消耗您的仿真和原型设计能力。边缘智能需要数量级更复杂的设计验证。内存计算，如 CSD，需要测试新的处理器组合，将 RTOS 和 HTOS 与以前看不见的工作负载混合在一起。”

这是人们如此关注验证 IP 的原因之一。

西门子数字工业软件公司的 ICVS 产品经理 Joe Hupcey 表示：“使用此 IP 的自动化可以快速生成测试平台，让设计和验证团队在几分钟内启动并运行。” “这种生产力水平使我们能够对整个设计进行架构探索，从而尽早对所选择的权衡取舍充满信心。同时，它还建立了自动跟踪指标的框架——如代码、功能和场景覆盖率，使团队能够衡量他们的进度并拥有做出签核决定所需的数据。最后，基于我们在 CXL/PCIe 协议方面的专业知识，我们看到通用芯片互连快速 (UCIe) 等新兴标准在使团队能够协作以快速设计和验证这些大规模可扩展内存模块方面发挥着关键作用。”

此外，Imec 正在探索 3D NAND 的潜在新结构。它展示了所谓的“沟槽架构”，这是一种设计变体，其中存储单元是沟槽侧壁的一部分，两个晶体管位于沟槽的相对两端。Imec 铁电体项目总监 Jan Van Houdt 解释了它的价值：“与目前使用的环栅（或圆柱形）架构相比，3D 沟槽架构具有双倍密度的潜力。”

然而，他接着指出了一些缺点。“有两个高纵横比（=具有挑战性的）蚀刻步骤而不是一个，以及在闪光情况下隧道氧化物中的电场较低。第二个缺点在使用铁电 FET 时不存在，这使得沟槽版本对铁比对闪存更有吸引力。”该设计仍处于原型阶段。

结论

2016 年，专家指出，由于技术问题，3D NAND 可能会在 300 层或接近 300 层时失去动力。这似乎已被今天的谨慎乐观所取代。

“在 SK海力士的 238 层之后我预计未来几年层数将以大致相同的速度增加，”IBM 的 Pletka 说。“然而，从技术角度来看，由于高纵横比蚀刻工艺，增加层数受到挑战，而且资本支出也受到挑战，因为制造芯片的时间随着层数的增加而增加。这就是为什么我们将通过制作更薄的层、横向缩放（例如更密集地放置垂直孔）以及使用更有效的布局（例如共享位线和逻辑缩放）来看到新的缩放方向（例如，使用拆分门架构或存储更多每个单元的位数）。有了这些技术，预计 NAND 闪存的存储密度至少在未来 5 到 10 年内会以类似的速度增长。”

“当人们说我们不能超过这个层数时，没有物理限制，”Objective Analysis 的首席分析师 Jim Handy 说。“在半导体领域，总是有人说我们做不到。我们不能在 20 纳米以下进行光刻。现在，他们正在研究 1 纳米。三星谈到了 1000 层。”

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