英特尔 RISC芯片i860：全球首个百万晶体管芯片背后的故事

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1989 年 2 月 27 日在旧金山，位于加利福尼亚州圣克拉拉市的英特尔公司推出了有史以来第一个拥有 100 万个晶体管的微处理器，这震惊了高科技世界，这也是该公司首个拥有如此规模的RISC指令集芯片。

仅从晶体管的数量来看，这就标志着一个巨大的飞跃：英特尔之前的微处理器 80386 只有 275,000 个晶体管。但精简指令集计算 (RISC)的 蓬勃发展的市场更令人震惊，部分原因是它打破了英特尔与早期处理器兼容的传统——尤其是因为经过三年的秘密开发后，这款芯片完全出乎意料。现在指定为 i860，它于 1986 年与 80486 几乎同时进入开发阶段，80486 是英特尔备受推崇的 80286 和 80386 的尚未推出的继任者。这两种芯片的面积大致相同，使用相同的 1 微米该公司位于俄勒冈州希尔斯伯勒的系统生产和制造工厂当时正在开发 CMOS 技术。但对于当时代号为 N10 的 i860，

摆脱了与 80X86 处理器系列兼容性的限制，尔秘密的 N10 团队是从一张几乎空白的纸开始。

一个人的十字军东征

这张纸不会长时间保持空白。该项目的首席架构师 Leslie Kohn 已经赢得了 RISC 先生的绰号。自 1982 年加入英特尔以来，他一直希望开始 RISC 微处理器设计。一次尝试进行了近 18 个月的开发，但当时的硅技术不允许在一个芯片上拥有足够的晶体管来获得所需的性能。当英特尔决定不投资该特定工艺技术时，后来的尝试被放弃了。

英特尔圣克拉拉微机部副总裁兼总经理 Jean-Claude Cornet 将 N10 视为服务于高性能微处理器市场的机会。他预测，该芯片将超越实用的微处理器系列，进入高级工程和科学研究社区的设备。

“我们都是工程师，”Cornet 告诉IEEE Spectrum，“所以这是我们最熟悉的需求类型：用于计算机辅助设计的计算密集型、仿真密集型系统。”

与超级计算机、图形工作站和小型计算机行业潜在客户的讨论对芯片提出了新的要求。超级计算机制造商想要一个能够处理向量的浮点单元，并强调避免性能瓶颈，这一需求导致整个芯片设计为 64 位架构，由 100 万个晶体管实现。图形工作站供应商则敦促英特尔设计人员在整数性能与浮点性能之间取得平衡，并使芯片能够生成 3D 图形。小型机制造商想要速度，并确认 RISC 是实现高性能的唯一途径；他们还强调了数据库应用程序所需的高吞吐量。

英特尔团队还在推测其竞争对手——例如 MIPS Computer Systems Inc.、Sun Micro Systems Inc.和Motorola Inc.——在做什么。工程师们知道他们的芯片不会是市场上第一个采用 RISC 架构的芯片，但 64 位技术意味着他们将超越竞争对手的 32 位设计。他们还已经在规划更完整的架构，将内存管理、缓存、浮点和其他功能集成在一个芯片上，如果他们正确假设竞争对手的晶体管预算更小，这种多功能性是不可能的。

最终决定权在于英特尔公司组件技术与开发集团副总裁兼总经理 Albert YC Yu。几年来，Yu 一直对 Kohn 构建超高速 RISC 微处理器的热情很感兴趣，但他觉得英特尔缺乏资源来投资这样一个项目。由于这个非常新颖的想法来自工程组，Yu 告诉 Spectrum，他发现一些英特尔高管犹豫不决。然而，到了 1985 年底，他下定决心，尽管不确定，但 RISC 芯片的时代已经到来。“在这些事情上冒险，这大程度上取决于直觉。”他说。

在1986 年 1 月做出决定后，英特尔的工程师干劲十足，他们希望其 RISC 芯片能够在竞争稳固之前进入市场，并且随着该项目与 486 设计一起启动，这两个团队可能不得不同时争夺计算机时间和支持人员。Kohn 通过确保 N10 的努力始终领先于 486 解决了这一冲突。为了减少官僚主义和沟通开销，他确定 N10 团队将拥有尽可能少的工程师。

人员配备

在批准该项目后，希尔斯伯勒工厂的工程师 Sai Wai Fu 立即搬到了圣克拉拉，并加入了 Kohn 的队伍充当团队的联合经理。Fu 和 Kohn 在帕萨迪纳的加州理工学院学生时就认识了，在英特尔重聚，并在 Kohn 早期的 RISC 尝试中一起工作。Fu渴望再有一次机会，接手招聘，并争先恐后地组建了一批兼容的有才华的工程师。他不仅激发了打破百万晶体管壁垒的兴奋，还激发了他自己的管理理念：通过在他们的专业领域之外挑战工程师来拓宽他们的视野。

“这很冒险，”他说，“但更具挑战性。”

设计工程师 Hon P. Sit 也选择了 N10 而不是 486，因为他说：“使用 486，我将致力于控制逻辑，我知道如何去做。我以前做过。N10 需要人来研究浮点单元，而我对浮点的了解很少，所以我有兴趣学习。”

除了引诱“逃跑者”，正如 486 团队经理 John Crawford 所说的那样，N10 小组还从英特尔的技术开发小组中招募了三名内存设计专家，这很重要，因为需要大量的片上内存。最后，Kohn 和 Fu 聘请了一些刚从大学毕业的工程师。工程师的数量增长到 20 人，比他们最初认为需要的人数多 8 人，但这还不到 486 团队人数的三分之二。

把它写在纸上

在 1986 年初的几个月里，当他没有与英特尔的律师就 NEC 版权诉讼（英特尔起诉 NEC 声称侵犯其 8086 微代码的版权）联系在一起时，Kohn 改进了他对 N10 将包含什么以及如何处理的想法。他非正式地咨询过的人中有Crawford。

“N10 和 486 预计都将超过 400 mils，我对尺寸有点紧张，”Crawford说。“但是 [Kohn] 说，‘嘿，如果不是 450，我们可以忘记它，因为我们在die上没有足够的功能。所以我们应该瞄准 450，并认识到这些东西几乎不会缩小。'”

他们意识到，芯片的侧面可能会大于 450 mils。实际的 i860 尺寸为 396 x 602 mils。

Kohn 首先要求这个专用电路的 RISC 内核具有快速整数性能、用于指令和数据的大型缓存以及能够实现快速的浮点计算。大多数微处理器需要 5 到 10 个时钟周期来执行浮点运算，Kohn 的目标是通过流水线将其缩短到一个周期。他还想要一个整体的64位数据总线，但在数据缓存和浮点部分之间有一个128位总线，这样浮点部分在访问数据时就不会遇到瓶颈。就像超级计算机一样，芯片必须执行向量运算，以及并行执行不同的指令。

英特尔 100 万晶体管精简指令集计算微处理器的首席架构师 Leslie Kohn [左] 和项目经理 Sai-Wai Fu 共同管理芯片的开发。被称为 N10 项目的芯片设计工作于 1986 年 1 月开始。第一批晶圆于去年 9 月下线，也就是所谓的i860，该芯片于 1989 年 2 月 27 日正式发布。

那年四月初，Fu拿着一支铅笔和一张 8 1/2 x 11 英寸的纸草拟了一个芯片的计划，分为八个部分：RISC 整数内核、分页单元、指令缓存、数据缓存、浮点加法器、浮点乘法器、浮点寄存器和总线控制器。在他画的过程中，他做了一些选择：例如，缓存区的行大小为 32 字节。（一条线，无论长度如何，都是一组内存单元，是可以在高速缓存和主内存之间来回移动的最小内存单元。）虽然较小的线大小会稍微提高性能，但它会迫使缓存成不同的形状，使其在芯片上的定位更加尴尬。“所以我选择了我们可以拥有的最小线条尺寸并且仍然具有统一的形状，”Fu说。

他的草图还有效地摒弃了 Kohn 的一个想法：将数据缓存划分为四个 128 位隔间（compartments）以创建四路并行性——称为四路集关联（four-way set associative）。但当他制定计划时，Fu意识到四分法是行不通的。有了两个隔间，数据可以从缓存以直线方式流向浮点单元。使用四向并行性，数百根wires将不得不弯曲。“由于物理布局的原因，整个事情都会崩溃，”Fu说。他看到，放弃四路拆分只需要 5% 的性能成本，因此二路缓存赢得了胜利。

当他完成他的草图时，他在设计上剩下了一片空间。“我知道你不应该在不了解细节的情况下提前收拾行李，因为事情会发展，”Fu说。那个空间被填满了，还有更多。设计的几个部分在实施时略有增长。有一天，在设计过程接近尾声时，一位工程师抱歉地说：“当我把这些积木加在一起时，我没有正确地加起来。我错过了 250 微米。”

“这是一个简单的错误，但这不是你可以轻易解决的问题，”傅说。“你必须为 250 微米找到空间，尽管我们知道因为我们正在推动工艺技术的极限，在这里或那里增加 100 微米可能会降低良率。

“我们尝试了所有能想到的办法来弥补，但最终，”他说，“我们不得不扩大芯片。”

N10 项目的联合负责人 Sai-Wai Fu 在 1986 年初为微处理器勾勒出第一个计划。他将芯片分为八个模块：精简指令集计算机 (RISC) 内核、分页单元、指令缓存、数据缓存、浮点寄存器、浮点加法器、浮点乘法器和时钟。（三维图形单元是事后才想到的。）Fu留下了一点空白，他确信最终会被填满。

由于 Fu 的草图将芯片划分为八个块，因此他和 Kohn 将他们的团队分成八组，每组 2 名或 3 名工程师，具体取决于块的复杂性。这些小组开始研究逻辑仿真和电路设计，而 Kohn 继续充实架构规范。

“你不能在这样的项目上以自上而下的方式工作，”Kohn 说。“你从几个不同的层次开始，并行工作。”

傅说：“如果你想突破一项技术的极限，你必须对所有事情进行自上而下、自下而上和由内而外的迭代。”

功率预算起初引起了严重的关注。Kohn 和 Fu 估计该芯片在 33 兆赫兹时为 4 瓦。

Fu在团队之间分配了功率预算，这里分配半瓦，那里分配一瓦。“我告诉他们走开，做你的设计，然后如果你超出预算，回来告诉我。”

宽大的总线尤其令人担忧。设计人员发现，芯片上的一个存储单元可以驱动一条电容为 1 到 2 皮法的长传输线。当它到达目的地时，信号非常微弱，需要放大。高速缓存需要大约 500 个放大器，大约是内存芯片的 10 倍。与大多数静态 RAM 一样，这些放大器的设计将消耗 2.5 瓦——超过芯片功率预算的一半。使用从动态 RAM 技术中借鉴的电路设计技术来构建 SRAM，将功耗降低到约 0.5 瓦。

“事实证明，虽然有些团队超出了他们的预算，但有些团队并不需要那么多，尽管我故意低估了一些吓唬他们，这样他们就不会出去烧很多电，”Fu说。实际芯片的数据表声称功耗为 3 瓦。

一条指令，一个时钟

为了达到他们的性能目标，设计者在一个时钟周期内执行每条指令有点像宗教——这需要相当多的创新扭曲。对于 RISC 处理器来说，每条指令使用略少于两个周期是很常见的，因此 N10 团队每周期一条指令的目标似乎是可以实现的，但这样的速率对于芯片的许多其他功能来说并不常见。必须开发新算法以在流水线模式下在一个周期内处理浮点加法和乘法。浮点算法是英特尔正在申请专利的大约 20 项芯片创新之一。

然而，浮点除法需要 20 到 40 个周期，设计人员很早就发现他们在芯片上没有足够的空间来容纳这种不频繁操作所需的特殊电路。

浮点加法器和乘法器单元的设计者使四舍五入的逻辑符合 IEEE 标准，这会降低性能。（例如，Cray Research Inc. 的计算机拒绝这些标准以提高性能。）虽然一些 N10 工程师想要更高的性能，但他们发现客户更喜欢一致性。

然而，他们确实找到了一种方法来制作工程师和科学家要求的快速 3D 图形，而无需做任何痛苦的权衡。设计人员能够通过在浮点硬件上搭载少量额外电路来添加此功能，芯片尺寸仅增加 3%，但处理图形计算的速度提高了 10 倍，达到 1600 万次 16-比特图片元素每秒。

对于 RISC 处理器，在一个时钟周期内从高速缓存存储器执行加载通常需要一个额外的寄存器写入端口，以防止加载信息与算术逻辑单元返回的结果之间的干扰。N10 团队想出了一种方法，可以在一个周期内为两条信息使用相同的端口，从而在不损失速度的情况下节省了电路。快速访问指令和数据是 RISC 处理器的关键：因为指令很简单，可能需要更多指令。设计人员开发了新的电路设计技术——他们已为此申请了专利——允许通过功耗仅为 2.5 瓦的超大总线对大型高速缓存存储器进行单周期访问。

“现有的 SRAM 部件可以在相当长的时间内访问数据，但它们会消耗大量电力，”Kohn 说。

没有缓慢的优雅（No creeping elegance）

数百万个晶体管意味着2年半开发周期内的大部分开发时间都花在了电路设计上。研究芯片不同部分的八个小组要求仔细管理，以确保每个部分在组装后与所有其他部分无缝协作。

首先，有 N10 的设计理念：no creeping elegance。“缓慢的优雅已经杀死了许多芯片，”该团队的电路设计经理 Roland Albers 说。他说，电路设计师应该避免重新发明轮子。如果一个典型的周期是 20 纳秒，并且一个成熟的技术导致一个需要 15 纳秒的路径，工程师应该接受这一点并继续下一个电路。

路径时序（Path timings ）记录在初始项目规范中，并在电路的实际设计开始后，在 Albers 召集的每周会议上进行更新。

“如果你让人们潜入并尝试他们想要的任何东西，他们在某些杂志上读到的任何技巧，你最终会得到很多边缘和片状（marginal and flaky）的电路，”Albers说。“相反，我们只将它推到必须推的地方。这导致了一个可制造且可靠的部件，而不是用于一大堆新电路的测试芯片。”

除了提高可靠性之外，对creeping elegance 的禁令加快了整个过程。

为了确保芯片不同模块的电路能够更好地工作到一起，Albers 和他的电路设计师编写了一本涵盖他们工作的手册。他与英特尔 CAD 部门的工程师一起开发了一个基于图形的电路仿真环境，工程师在该环境中以图形方式而非字母数字方式输入包括器件寄生电容和互连在内的仿真原理图。然后在工作站上将输出作为图形波形进行检查。

在每周例会上，每位完成设计的工程师都会展示他的成果。其他人将确保它不会冒不必要的风险，它遵守既定的方法，并且它的信号将与芯片的其他部分集成。

英特尔拥有直接从模拟芯片逻辑的高级语言生成布局设计的工具。团队是否应该使用它们？这些工具可以节省时间并消除人类设计人员引入的错误，但往往不会生成非常紧凑的电路。与手工电路设计相比，英特尔自己的布局设计自动布局工具将密度降低了大约一半，速度降低了三分之一。英特尔的工程师说，商用工具的性能更差。

决定何时何地使用这些工具非常简单：操作数据的浮点逻辑和 RISC 内核的那些部分必须手动设计，缓存也是如此，因为它们涉及大量重复。有些单元重复了数百甚至数千次（SRAM 单元重复了 100,000 次），因此通过手工封装电路获得的空间远远超过两倍。然而，在控制逻辑很少或没有重复的情况下，节省时间被认为值得额外的硅片，特别是因为电路的自动生成允许在最后一刻更改以纠正芯片的操作。

该芯片所拥有的超过 100 万个晶体管中，约有 40,000 个是自动布局的，而大约 10,000 个是手动生成并复制以生产剩余的 980,000 个。“如果我们不得不手动完成这 40,000 次测试，时间会延长几个月并引入更多错误，因此我们可能无法对第一个硅片进行送样，”该公司的一名工程师 Robert G. Willoner 说。

这些布局生成工具以前曾在英特尔使用过，团队相信它们会起作用，但他们不太确定自动设计的电路会占用多少空间。

阿尔伯斯说：“这比我们想象的要多一点，这导致了一些问题，所以我们不得不稍微增加芯片尺寸。”

未经授权使用工具

即使采用自动化布局，控制逻辑的一部分，即总线控制器，也开始落后于计划。由于担心控制器会成为整个设计的瓶颈，该团队尝试了几种新技术。RISC 处理器通常设计为与快速 SRAM 系统接口，该系统充当外部缓存并依次与 DRAM 主存储器接口。然而，这里的计划是让用户可以绕过 SRAM 并将处理器直接连接到 DRAM，这将允许将芯片设计成低成本系统以及处理非常大的数据结构。

出于这个原因，在从 DRAM 取回第一个数据之前，总线可以pipeline多达三个周期，并且数据有时间通过慢速 DRAM 内存而不占用处理器。总线还必须使用静态列模式，这是最新 DRAM 的一项功能，允许顺序地址访问内存中的同一页，通过单独的引脚告诉系统该位与前一个位位于同一页上。

这两个特性都带来了意想不到的设计复杂性，首先是因为控制逻辑必须跟踪出色总线周期的各种组合。虽然芯片的其余部分已经在布局，但总线设计人员仍在为逻辑仿真而苦苦挣扎。甚至没有时间进行手动电路设计，然后是自动布局，然后是根据布局检查设计。

一位设计师从英特尔 CAD 部门的一位朋友那里听说了一种工具，该工具可以从逻辑仿真级别进行设计、优化电路设计并生成优化的布局。该工具消除了电路原理图以及检查原理图错误所花费的时间。然而，它仍处于开发阶段，尽管 486 团队（他们比 N10 团队在截止日期前还有几个月的时间）正在测试和调试它，但它还没有被认为可以使用。

N10 设计师通过内部计算机网络访问 CAD 部门的主机并复制程序。它起作用了，总线控制瓶颈得到了解决。

CAD 经理 Nave 谨慎地说：“那个阶段的工具肯定有问题。拿它的具体工程师有能力自己克服大部分问题，所以它没有任何负面影响，这是它可能产生的。在 N10 的情况下，它可能运作良好，但我们不宽恕将其作为一般做法。”

可测试性设计

N10 的设计者从一开始就关心如何测试具有一百万个晶体管的芯片。为了确保芯片能够得到充分的测试，在 1987 年初，大约在项目进行到一半时，一名产品工程师被调入 N10 团队。起初，Beth Schultz 只是和其他人一起从事电路设计，熟悉芯片的功能。后来，她编写了诊断程序，现在，回到产品工程部门，她正在监督 i860 转移到英特尔的制造业务。

第一次测试芯片的尝试证明了产品工程早期参与的重要性。在正常情况下，设计部门的小型测试仪（带有个人计算机接口的逻辑分析仪）早在产品工程中的大型测试仪介入之前就已经在研究新芯片的电路。设计部门的测试人员依次调试产品工程运行的测试程序。这一次，由于一位产品工程师已经对芯片如此熟悉，她所在部门的测试人员比设计部门的测试人员先操作。

产品工程师在团队中的出现也让其他设计师更加意识到可测试性问题，而 i860 在几个方面反映了这一点。逻辑设计人员在设置总线的引脚时序时咨询了产品工程师，以确保它不会超出测试仪的能力。生产工程不断提醒 N10 团队需要将信号引脚的数量限制在 128 个：即使超过一个也需要花费数百万美元购买新的测试仪。（i860 有 120 个信号引脚，以及 48 个用于电源和接地的引脚。）

该芯片的控制逻辑采用LSSD（level-sensitive scan design ）形成。这种可测试性设计技术由IBM Corp.首创，通过专用引脚发送信号以测试单个电路，而不是依赖指令序列。然而，LSSD 并未用于数据路径电路，因为设计人员认为它会占用太多空间，并且会降低芯片速度。相反，少量的附加逻辑让指令高速缓存的两个 32 位段相互测试。边界扫描功能让系统设计人员无需运行指令即可检查芯片的输入和输出连接。

计划 i860 的老化需要设计团队和可靠性工程师之间的大量协商。i860 通常使用 64 位指令；对于老化，可靠性工程师希望尽可能少的连接：64 太多了。

“最初，”Fu说，“他们从零线开始。他们希望我们进行自我测试。所以我们说，'15 或 20 怎么样？'”

他们妥协了仅用于老化的 8 位模式，但使用此功能，i860 用户可以从 8 位宽可擦除可编程 ROM 启动系统。

设计人员还与开发 1-μm 制造工艺的小组密切合作，该工艺最初用于 1988 年初出现的 80386 芯片的压实。通常，英特尔副总裁 Yu 说，设计和工艺工程师“说话不一样”。因此，将技术与架构如此紧密地联系在一起是独一无二的。”

英特尔希尔斯伯勒工厂的工艺开发工程经理 William Siu 说：“该工艺专为非常低的寄生电容而设计，可以构建具有高性能和低功耗的电路。我们必须与设计人员合作，向他们展示我们的局限性。”

工艺工程师对片上缓存的影响最大。设计师Patel说：“最初，我们不确定缓存有多大。我们认为我们无法放入我们想要的那么大的缓存，但他们告诉我们这个制程足以做到这一点。”

时间问题

i860 最独特的架构特性可能是它的片上并行性。指令高速缓存的两个 32 位段同时发出两条 32 位指令，一条到 RISC 内核，另一条到浮点部分。更进一步，某些浮点指令同时调用加法器和乘法器。结果是在一个时钟周期内总共执行了三个操作。

该架构提高了芯片的速度，但由于它使时序复杂化，因此实现它存在问题。例如，如果两个或三个并行操作请求相同的数据，则它们必须串行提供。在芯片设计中发现的许多错误都涉及这种同步。

在需要数据时冻结一个单元的逻辑目前不可用是最大的时间难题之一。最初，设计人员认为这种情况不会经常出现，但片上并行性导致这种情况的发生频率比预期的要高。

冻结逻辑（设计师帕特尔说）不断增长，直到Patel说，“它变得如此笨拙，我们决定坐下来重新设计整个冻结逻辑。” 这不是一个微不足道的决定——该芯片已经完成了其设计计划的一半，而一次修订需要四名工程师一个多月的时间。

随着晶体管的数量接近 100 万个大关，曾经有很大帮助的 CAD 工具开始出现故障。英特尔已经在内部开发了 CAD 工具，相信自己的工具会与其工艺和设计技术更紧密地结合在一起，因此效率更高。但 N10 代表了英特尔迄今为止最大的微处理器 80386 的巨大进步，而且 CAD 系统从未应用于任何接近新芯片大小的项目。事实上，由于 i860 的并行性导致了大量可能的组合（已经测试了数千万；总数是这个数的很多倍），它的复杂性是惊人的。

即使在大型主机上运行，电路模拟也陷入了困境。工程师们会安排一个在周末运行，周一进来时发现它不完整。等待时间太长，因此他们使用 CAD 工具来更改模拟程序。一种通过布局来定位短路的工具运行了几天，然后就放弃了。“我们必须进入并更改该程序的算法，”Willoner 说。

该团队最初计划绘制整个芯片布局以辅助调试，但发现全天候运行绘图仪需要一个多星期的时间。他们放弃了，转而在工作站上检查芯片的各个区域。

但是现在运行所有这些工具的大型机开始犹豫了。工程师们开始将他们的闹钟设置为在夜间响起几次，并通过他们家中的终端登录系统，以重新启动任何已经崩溃的计算机运行。

在将芯片设计移交给制造以进行第一次硅运行（ first silicon run：称为流片的转移）之前，计算机会执行全芯片验证，将原理图与布局进行比较。为此，它需要一个网表，即原理图的中间版本，采用字母数字形式。网表通常仅在流片前几天创建，此时设计是最终的。但知道 486 团队紧随其后，并且很快就会要求——并且作为优先项目，接收——制造部门的资源，N10 团队提前两个月进行了全芯片验证试运行，但设计不完整。

网表软件完全失效；原理图太大了。“在接近流片的时候，我们突然发现我们无法在网上列出这个东西，”Albers 说。“三天之内，我们的一位工程师想出了一个解决方法，但这让我们有一段时间感到害怕。”

终于到芯片了

8 月中旬之后，当芯片被移交给产品工程部门准备制造时，设计团队所能做的就是等待、担心并调整他们的测试程序，并希望第一次芯片运行能够证明足够的功能。六周后，当第一批晶圆到达时，它们已经足够完整，可以进行测试，但还不足以进行封装。通常，设计和产品工程团队会等到晶圆通过生产过程后再进行测试，但这次不会。

设计工程师 Rajeev Bharadhwaj 星期一飞到俄勒冈州去取第一批热下线的晶圆。到晚上 9 点 30 分，他回到了圣克拉拉，整个设计团队以及产品工程师和营销人员都在等待第一个测试序列的运行——频率不超过 10 MHz，远低于 33 MHz 的目标。这看起来像是一场灾难，但在工程师们花了 20 分钟紧张地遍历芯片中的关键路径以寻找瓶颈之后，人们注意到电源引脚没有连接——芯片仅从时钟信号中汲取能量及其 I/O 系统。一旦连接了电源引脚，芯片就可以轻松地以 40 MHz 运行。

到凌晨 3 点，已经通过芯片运行了大约 8000 个测试向量——产品工程师花了六个月的时间创建的向量。这足以让团队自信地说：“它有效！”

选择i860 名称是为了表明新芯片确实与 80486 有轻微的关系——因为这些芯片以相同的字节顺序构造它们的数据并具有兼容的内存管理系统，它们可以在一个系统中协同工作并交换数据。

这个小芯片终于上市

英特尔预计，到当年第四季度，该芯片能够实现批量供货（33 MHz 版本为 750 美元，40 MHz 版本为 1037 美元），并且已经向客户交付了样品。（386 的外围芯片可以与 i860 一起使用，并且已经上市。）因为 i860 具有与 386 相同的数据存储结构，所以 386 的操作系统可以很容易地适应新产品。

英特尔宣布与AT&T Co.（Unix Software Operation，新泽西州莫里斯敦）、Olivetti 研究中心（加利福尼亚州门洛帕克）、Prime Computer（Commercial Systems Group，Natick，马萨诸塞州）和 Convergent Technologies（加利福尼亚州圣何塞，Unisys Corp. 的一个部门）。Tektronix NC和Kontron Elektronik GmbH一起为该芯片制造调试器（逻辑分析仪）。

对于软件开发人员，英特尔开发了基本工具包（汇编器、模拟器、调试器等）以及 Fortran 和 C 编译器。此外，英特尔还拥有一个 Fortran 矢量化器，该工具可以自动将标准 Fortran 代码重组为矢量进程，该技术采用以前仅适用于超级计算机的技术。

IBM 计划将 i860 用作 PS/2 系列个人计算机的加速器，从而将它们提升到接近超级计算机的性能。控创、SPEA Software AG 和 Number Nine Computer Corp. 将在个人电脑显卡中使用 i860。微软公司已认可该架构，但尚未公布产品。

小型机供应商对该芯片感到兴奋，因为整数性能远高于项目开始时的预期。

“我们今天在微处理器上拥有 Dhrystone 记录”——40 MHz 时为 85,000，”Kohn 说。（Dhrystone 是代表平均整数程序的综合基准，用于测量微处理器或计算机系统的整数性能。） Olivetti 是一家将在小型计算机中使用 N10 的公司，PCS Computer Systems Inc. 也是如此。

Megatek Corp. 是第一家宣布计划在市场上制造基于 i860 的工作站的公司，该芯片将与其他 RISC 微处理器竞争，例如 Sun 的 SPARC、摩托罗拉的 88000、Integraph Corp. 的 Clipper 和 MIPS

Computer 的 R3000系统公司

英特尔认为其芯片已经超越了当时的 32 位微处理器。该公司的工程师认为 i860 有另一个优势：浮点芯片、图形芯片和缓存必须添加到其他微处理器才能构建完整的系统，而 i860 是完全集成的，因此消除了通信开销。然而，一些批评者认为这是一个缺点，因为它限制了系统设计人员的选择。这一特性能否超越其他芯片在市场上的领先地位还有待观察。

i860 团队希望其他微处理器制造商能够效仿他们自己的 64 位产品，除了集成到单个芯片上的 RISC 整数处理之外，还具有其他功能。然而，作为新一代 RISC 的领导者，英特尔希望 i860 能够为工作站设定标准，就像 8086 为个人计算机所做的那样。

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亲民高性价比 三星860 QVO 1TB固态硬盘上手

提到固态硬盘，那么就无论如何也绕不过三星存储，作为全球顶级的存储产品供应商，从NAND原料生产到终端产品销售，三星存储均独立完成，现在市售的三星存储产品，每一款都让用户耳熟能详，堪称经典。

近期，三星存储发布了全新的2.5英寸SATA接口的860 QVO固态硬盘，根据官方给出的资料显示，这款固态硬盘是针对入门级的用户设计的，拥有更高的性价比，同时在性能表现上却没有做丝毫的妥协，依旧保持了高水准的读写速度和超长的耐用性。

下面我们就来看看这款三星全新的 860 QVO SSD有哪些不一样的变化吧!

首先我们来看看这款SSD的外观设计，相对比三星的860 EVO系列，860 QVO的包装在风格上延续了EVO系列，简洁大气。

在容量上，三星 860 QVO SSD放弃了1TB以下的容量的规格，起步容量为1TB，同时还有2TB以及4TB容量可选，尤其是那些热衷于收藏各类游戏以及视频剪辑工作用户来讲，三星860 QVO SSD是非常不错的选择。

主控上，三星860 QVO SSD采用自主研发的MJX控制器，拥有成熟的技术以及广泛的应用，在兼容性上表现出色，同时让860 QVO保持高达550/520MB/S的顺序读写性能，性能强悍，并且MJX主控能够更快的处理数据、运行惊喜并且能够支持更高的容量。

三星860 QVO固态硬盘采用的标准2.5英寸硬盘规格设计，兼容各种主机以及绝大部分的笔记本电脑，不管你是DIY装机还是升级笔记本，三星860 QVO均能够很好的满足你的需求。

在颗粒的选择上，三星860 QVO SSD采用的4-bit MLC NAND闪存技术，相对传统的TLC颗粒，4-bit MLC NAND能够提供更大的容量，同时有效减小成本，让用户享受更加合理的固态硬盘价格，同时在耐用性方面，长达1440TBW的超长耐用性，让用户完全不必担心固态硬的使用寿命。

下面我们就来看看这款固态硬盘的性能表现，第一项就是我们比较熟悉的CrystalDiskMark，这一款综合SSD性能的表现的软件。

最终我们可以看到，三星860 QVO SSD的最终随机读写成绩分别为561.0/529.4 MB/S，已经接近SATA接口的瓶颈， 可以说在同类的产品中领先很多，用户可以享受秒开应用以及游戏秒载入的体验。

在ATTO Disk Benchmark中，三星860 QVO SSD最后得出的测试成绩为559.2MB/S的随机读取速度以及526.3MB/S的随即写入成绩，成绩表现优秀。

最后，我们用PCMARK8对这款三星 860 QVO SSD进行性能测试，最终得到了4876的总分数，表现同样不凡。

编辑总结 ：

作为三星存储的全新产品，三星860 QVO SSD在性能表现上出类拔萃，4bit-MLC颗粒搭配MJX的控制器让三星860 QVO的寿命得到了充分保证，同时TB级的大容量规格，对那些追求大容量以及性价比的用户来讲可谓是福音，三星860 QVO的问世势必会对固态硬盘市场造成重要的影响。

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三星在本周正式发布了旗下首款QLCSSD860QVO,容量直接从1TB起步,它的售价比现在使用TLC闪存的860EVO更便宜,想必很多人都对这款QLC闪存的SSD很感兴趣,它确...a...

[回答]有区别goodand表示很非常修饰名词very表示很非常修饰动词和形容词

[最佳回答]如果是钱呢,就可以翻译为:Sevenhundredandsixty-ninethousandeighthundredandsixty如果是数字,可以直接读数字.一般口语中,有时候钱也可...

[最佳回答]478:fourhundredandseverty-eight693:sixhundredandninty-three860:eighthundredandsixty290:two...

三星推出了基于QLC闪存的860QVOSSD新品,与基于TLC闪存的EVO系列相比,它能够带来更高的容量性价比。不过在相同的PCB板上,它有望轻松实现最高8TB...

[最佳回答]英语中,连词是连接单词、短语或者句子的一种虚词,在句中不单独做任何成分.按照性质,连词可以分为并列连词和从属连词.由并列连词连接的两个(或两个...

[最佳回答]转折:but,however,yet,although,onthecontrary,while并列:and,then,firstsecond,or,notonly...butalso......

[回答]fromMondaytoSaturdayMonday,Tuesday,Wednesday,Thursday,FridayandSaturday

[回答]toy英[tɔɪ]美[tɔɪ]n.玩具,玩物;小装饰品;无实用价值的东西vi.玩弄;不认真地考虑adj.玩具的;作玩具的;个头很小的;小体型品种的1.Hew...