过于关注3D NAND闪存层数可能是一种误导

NAND非易失性闪存存储器作为存储行业的突破性革新已有多年发展历史，随着2D NAND容量达到极限，以及晶体管越来越小，NAND的编程时间变长，擦写次数变少，能够将内存颗粒堆叠起来的3D NAND应运而生，可以支持在更小的空间内容纳更高的存储容量，在需要存储海量数据的时代有着重大价值。

依托于先进工艺的3D NAND，氧化层越来越薄，面临可靠性和稳定性的难题，未来的3D NAND将如何发展？如何正确判断一款3D NAND的总体效率？

图片源自长江存储

在2020年的闪存峰会上，TechInsights高级技术研究员Joengdong Choe发表了相关演讲，详细介绍了3D NAND和其他新兴存储器的未来。TechInsights是一家对包括闪存在内的半导体产品分析公司。

3D NAND路线图：三星最早入局，长江存储跨级追赶

Choe介绍了2014-2023年的世界领先存储公司的闪存路线图，包括三星、铠侠（原东芝存储）、英特尔、美光、SK 海力士和长江存储等公司的3D NAND技术发展路线。

Choe给出的路线图显示，三星电子最早在3D NAND开拓疆土，2013年8月初就宣布量产世界首款3D NAND，并于2015年推出32层的 3D NAND，需要注意的是，三星将该技术称之为V-NAND而不是3D NAND。

之后，三星陆续推出48层、64层、92层的V-NAND，今年又推出了 128层的产品。

SK 海力士稍晚于三星，于2014年推出3D NAND产品，并在2015年推出了36层的3D NAND，后续按照48层、72层/76层、96层的顺序发展，同样在今年推出128层的3D NAND闪存。

美光和英特尔这一领域是合作的关系，两者在2006年合资成立了Intel-Micron Flash Technologies（IMFT）公司，并联合开发NAND Flash和3D XPoint。不过，两者在合作十多年之后渐行渐远，IMFT于2019年1月15日被美光以15亿美元收购，之后英特尔也建立起了自己的NAND Flash和3D XPoint存储器研发团队。

另外，在路线图中，长江存储于2018年末推出了32层的3D NAND，2020年推出了64层的3D NAND。

从路线图中可以发现，从90多层跨越到100多层时，时间周期会更长。

相较于其他公司，国内公司3D NAND起步较晚，直到2017年底，才有长江存储推出国产首个真正意义上的32层3D NAND闪存。不过长江存储发展速度较快，基于自己的Xtacking架构直接从64层跨越到128层，今年4月宣布推出128层堆栈的3D NAND闪存，从闪存层数上看，已经进入第一梯队。

近期，长江存储CEO杨士宁也在2020北京微电子国际研讨会暨IC World学术会议上公开表示，长江存储用3年的时间走过国际厂商6年的路，目前的技术处于全球一流水准，下一步是解决产能的问题。

值得一提的是，在中国闪存市场日前公布的Q3季度全球闪存最新报告中，三星、铠侠、西部数据、SK 海力士、美光、英特尔六大闪存原厂占据了全球98.4%的市场份额，在剩下的1.6%的市场中，长江存储Q3季度的收入预计超过1%，位列全球第七。

层数并非唯一的判断标准

尽管在各大厂商的闪存技术比拼中，闪存层数的数量是最直接的评判标准之一。

不过，Choe指出，大众倾向于将注意力集中在闪存层数上可能是一种误导 ，因为字线（带有存储单元的活动层）的实际数量会有很大的不同，例如可以将其他层作为伪字线，以帮助缓解由较高层数引起的问题。

Choe表示，判断3D NAND工作效率的一种标准是用分层字线的总数除以总层数，依据这一标准，三星的拥有最优秀的设计，不过三星也没有使用多个层或堆栈，不像其他厂商当前的闪存那样使用“串堆栈”。

一种提高3D NAND总体效率的方法是将CMOS或控制电路（通常称为旁路电路）放置在闪存层下面。这一方法有许多名称，例如CuA（CMOS-under-Array）、PUC (Periphery-Under-Cell), 或者 COP (Cell-On-Periphery)。

长江存储的设计有些特别，因为它有一些电路在闪存的顶部，而CMOS在连接到闪存之前，是在更大的工艺节点中制造的。Choe认为这种技术有潜力，但目前存在产量问题。

另外，各个公司使用工艺也不尽相同，比较典型的就是电荷撷取闪存技术（Charge trap flash，简称CTF）和传统浮栅存储器技术（Floating gate，简称FG）。

CTF使用氮化硅来存储电子，而不是传统FG中典型的掺杂多晶硅。具体而言，FG将电子存储在栅极中，瑕疵会导致栅极和沟道之间形成短路，消耗栅极中的电荷，即每写入一次数据，栅极电荷就会被消耗一次，当栅极电荷被消耗完时，该闪存就无法再存储数据。而CTF的电荷是存储在绝缘层之上，绝缘体环绕沟道，控制栅极环绕绝缘体层，理论而言写入数据时，电荷未被消耗，可靠性更强。

Choe指出在当前的存储芯片公司中，英特尔和美光一直使用的是传统的浮栅级技术，而其他制造商则依靠电荷撷取闪存设计 。美光直到最近发布176层才更换新的技术，英特尔的QLC在使用浮栅技术的情况下，可以保持更好的磨损性能，但这也会影响其闪存的耐用性、可靠性、可扩展性以及其他性能优势。

下一个十年将指向500层

Choe在演讲中提到，铠侠未来将用到的分离栅结构或分离单元结构技术也很有趣，它可以使存储器的密度直接增加一倍，并且由于分离单元结构的半圆形形状而拥有特别坚固的浮栅结构，具有更强的耐用性。

Choe预计，随着平台或堆栈数量的增加（目前最多为两个），闪存层数将继续增加，每个闪存芯片的存储量也会相应增加。Choe认为，这与其他技术，例如，硅通孔（TSV），叠层封装（PoP / PoPoP）以及向5LC / PLC的迁移一样，都在下一个十年指向500层以上和3 TB裸片。

另外，Choe详细说明了闪存的成本是按照每GB多少美分来计算的，这意味着未来3D闪存的架构将越来越便宜，不过2D闪存的价格依然昂贵，甚至比3D闪存贵很多倍。

谈到尖端闪存技术的推进，Choe认为尖端闪存总是首先进入移动和嵌入式产品，例如5G手机是当下的主要驱动力。他还指出，2D平面闪存仍然有一些应用市场，通常将其视为低延迟SLC用作3D XPiont的存储类内存（SCM）的替代品，如Optane或美光最近发布的X100，尽管X100在消费市场并不常见。

目前，100层以上的3D闪存产品，目前已经发布了SK 海力士128L Gold P31和三星128L 980 PRO，美光最近也基于176L flash发布了Phison E18的硬盘原型。另外，西部数据和铠侠的BiCS5和英特尔的144层产品将在明年发布。

更好的控制器需要更高密度的闪存，未来几年闪存将向更快和更大容量的方向发展。

本文编译自：https://www.tomshardware.com/news/techinsights-outlines-the-future-of-3d-nand-flash

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闪存面临与汉堡类似的难题：层数无法一直增加

同理，存储单元亦无法持续缩小。那么，双串叠式64层3D闪存到底有没有搞头？闪存代工厂商纷纷开始采用3D NAND设计，并凭借着这一点成功逃出几乎已经成为死亡陷阱的NAND存储单元缩小思维。

到底多少层才算太多？

闪存代工厂商纷纷开始采用3D NAND设计，并凭借着这一点成功逃出几乎已经成为死亡陷阱的NAND存储单元缩小思维。

但作为将大量2D平面NAND芯片结构加以分层堆叠的解决方案，3D NAND也拥有着自己的问题。

首先，晶圆生产时间、产量以及跨层组件代表着最为突出的难题。

在平面NAND方面，我们都知道代工厂商需要通过一系列沉积与蚀刻工艺完成晶片组件的制造。整个过程较为耗时，此后需要保证晶片上良好存储单元的数量符合要求——而这一点主要取决于制程工艺水平。

现在我们设想存在一个2层单元结构封装流程。其要求在第一层之后再次覆盖单元级组件，同时在两层之间纳入合适的绝缘材料。这无疑将延长制造时间，而且由于结构更加复杂，为了解决更多存储单元存在故障的情况，我们必须留出更多存储单元余量。

同理可知，4层结构与2层结构相比，单元级制造时间以及单元数量都将再次增加。32层结构将2层结构乘以16这一倍数，同时带来对应的晶圆制造时间与实际可用存储单元数量测试时间。48层的工作强度显然要更大。

闪存代工行业目前正在逐步转向64层单元结构（SK海力士的升级目标则为72层），因此晶圆制造与测试时间还将进一步延长。另外，96层单元原型设计也已经出现，相关影响已经不言而喻。

3D晶圆可能需要耗费代工厂方面很多时间，这将直接导致月度晶圆生产能力发生下滑。

垂直跨层组件

多层芯片还需要采用特定组件以实现各层间贯穿——例如东芝与西部数据公司打造的硅通孔（简称TSV）。这些孔通过蚀刻方式实现，且要求蚀刻光束必须拥有极为精准的功率与定位效果——具体来讲，96层芯片对于相关通孔蚀刻工艺的定位精准度要求已经达到非常夸张的程度。

而在128层芯片当中蚀刻硅通孔已经几乎没有可能。

目前的出路之一在于保持层数不变但进一步缩小存储单元大小。然而当存储单元达到15到16纳米级别时，其中的电子数量将太少而无法提供稳定且可识别的电荷水平，最终导致其不具备可行性。

第一款3D NAND产品保持有较大存储单元大小，即40纳米水平。因此，我们接下来可以将NAND单元逐步缩小至30纳米甚至是20纳米水平。当然，这也会因需要严苛的精度水平而提高制程工艺复杂度。

另外，3D NAND行业同样意识到存储单元不可低于15至16纳米，这一点与2D NAND遭遇的困境完全一致。

串叠式设计

走出层数陷阱的另一条潜在出路在于串叠式设计——即将已经采用分层结构的3D NAND芯片加以进一步分层。

每个硅通孔用于将各层两两对接起来，这意味着串叠式64层3D NAND结构实际上拥有128层，即2 x 64层。尽管构建此类硅通孔将非常困难，但这也许是超越96层——或者128层——3D NAND设计上限的惟一方法。

也许我们未来还将看到3x或者4x串叠式NAND芯片。今年的闪存存储器峰会必将在这方面作出讨论，因此也值得每一位对闪存技术抱有兴趣的朋友给予高度关注。

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