兆易创新：MCU只是个“过渡故事”

A股市场向来热衷炒作预期。投资者乐于为概念买单，愿意给一家公司提前多年的估值。国产半导体设计龙头兆易创新 (SH:603986)，就曾是一个被预期打满的例子。

2020年初，兆易创新市值一度突破1200亿。然而19年和20年，它才只有25亿和38亿营收。过度估值的结果就是，当抱团瓦解，两年之内兆易创新股价经历三次大起大落。

图片：兆易创新刚到千亿市值，到如今 来源：雪球

当下，作为A股闪存设计龙头的兆易创新，再一次试图向千亿市值发起了冲击。这一次，它有什么新故事吗？

01 基本面往事

要想看清楚兆易创新的新故事，看清公司的核心能力，我们还得从发展的历史上来把握。

2005年，从海外归来的朱一明带着一份名为“超高速静态随机存储技术”的神秘专利回国创业，创立了兆易创新的前身——芯技佳易。这个技术是用于SRAM的设计图，SRAM是一种高速缓存芯片，作用功能有点类似今天我们说的内存条（DRAM）。

在当时，最流行的SRAM设计需要6个晶体管才能实现功能，而朱一明手上这份专利，只需要两个。这就意味着他们的方案可以将成本缩小三分之二。

很快，市场开始用行动认可了这份不同寻常的芯片图纸的价值。成立不到半年，瑞芯微（SH:603893）给了芯技佳易一笔10万元订单，用于SRAM IP的授权。瑞芯微当时看中的就是新型SRAMIP低功耗及低成本的优势。

图片：经典6-TSRAM的设计中需要6个晶体管来源：网络

虽然手握SRAM产品获得了第一桶金，但芯技佳易却把未来的方向定在了NOR FLASH。选择NOR方向，一方面是因为该芯片用途广泛且不容易被替代；另一个原因则可能是因为NOR FLASH的电气原理与SRAM有些相似。

NOR FLASH芯片主要应用在手机、PC、DVD、网络设备及物联网设备等领域。特点是容量较小、读取速度快、静态功耗低、数据存储可靠。相较于SRAM，市场规模也要大得多，不过当时几乎没有国产厂商涉足。

2008年5月，芯技佳易推出了国内第一款8M SPI NOR Flash芯片。

很快，在中国一枝独秀的芯技佳易很快引来的国外公司的注意。美国ISSI储存公司提出想要以1000万美元收购。而另一家NOR FLASH巨头，飞索半导体喊了更高的价格。但朱一明都拒绝了。

2010年，公司512K~32M容量芯片产品全部实现量产，公司存储类产品销售约1亿颗。同年公司改名为兆易创新。

2011年，兆易创新64M~128M容量芯片产品实现量产，同时将工艺节点水平提升至90nm。2012年，成功将工艺节点水平提升至65nm。2013年，公司65nm的产品开始大规模销售，存储类产品销售约8.1亿颗，累计出货超17亿颗。

图：NORFLASH和一种2-TSRAM设计原理；来源：网络

2013年，存储芯片大获成功之后，兆易创新盯上了SPI NAND FLASH和MCU，进行再一次的闪存外延扩张。NAND FLASH的原理其实就是把在NOR FLASH上并联排布的晶体管重新按照串联的方式组合，从而实现更大的存储空间。

而MCU类似电脑，做的是输入命令-进行运算-输出命令。MCU的使用可以实现控制模块的小型化，而为了能够快速执行命令，MCU的结构中就包含CPU内核和闪存模块。

恰巧当时ARM cortex-M系列的推出，直接拉低了兆易创新进入32位MCU领域的门槛。截止至2021年度，公司MCU已实现24.5亿元营收，对应66%的毛利。

图：MCU原理图，来源：方正证券

2016年，兆易创新登陆A股。但IPO仅仅20天之后就因为重大重组停牌——兆易创新想要拿下当初想要收购他们的ISSI，希望吞并下DRAM的产品能力。但事与愿违的是，准备了一年之后，ISSI最终被北京君正(SZ:300223)收入囊中。

第一次收购失败不到3个月后，兆易创新又因重大资产重组事项而停牌，此次收购标的是上海思立微。思立微主要是做指纹识别传感器产品，今天我们熟悉的手机屏下指纹识别如OPPO、华为就是采用的思立微的方案。思立微在当时触控芯片全球占比第四，指纹识别全球占比第三。

收购思立微可以兆易创新可以获得人机交互领域的核心技术和产品，在已有的微控制器MCU、存储器基础上，补齐人机交互技术和产品，推进“存储+MCU+传感器”产业协同。2021年，兆易创新在传感器业务的营收为5.46亿元，对应24%的毛利。

图：兆易创新与思立微的协同效应；来源：中信建投

兆易创新热望DRAM的版图，并没有完全押注在ISSI的收购上——2017年10月，公司宣布与合肥市产业投资控股(集团)有限公司签署了《关于存储器研发项目之合作协议》，将开展19nm制程工艺存储器(含DRAM等)的研发项目，预算约为180亿元人民币。

整个项目通过合肥长鑫、长鑫存储、睿力集成三个运营主体进行。为了确保项目的顺利进行，朱一明甚至跑到长鑫做起了董事长。至此，兆易创新完成了存储器领域的全面布局。

图：存储器分类；来源：兆易创新招股书

从发展历程来看，不难发现，兆易创新的存储版图都是围绕着闪存这项技术而布局。从最开始的SRAM到FLASH，然后推出MCU，再到为了整合客户和生产商吞并指纹传感器，以及如今开始量产的DRAM，是一个“1到N”的行业落地案例。

得益于前瞻性的战略布局以及应对市场供需变化的快速反应能力，2021年兆易创新实现了经营业绩高速成长。2021年公司实现营业收入85.10亿元，比2020年同期增长89.25%，归属于上市公司股东的净利润23.37亿元，比2020年同期增长165.33%。

02 传统业务低调发育

对于兆易创新来说，其目前将自己的披露产品线划分为传感器、存储芯片和微控制器。其中传感器这部分是通过思立微来达成，这部分的营收占比只有6%且毛利较低，故暂时不考虑该业务放量增长的可能性。

故而，我们将从兆易创新的存储芯片和微控制器来入手，看看它的未来增长空间。

首先是存储芯片。NOR FLASH这块，兆易创新近几年来稳居世界第三的位置。根据IC Insights预测，2021年全球NOR Flash市场规模约占整个存储市场的2%（约31亿美元），兆易创新目前对应市占率为17.8%。营收虽高，但这NORFLASH这块基本大局已定，市场空间有限且主要玩家目前相对稳定（CR3约为75%）。

这是因为NORFLASH虽然具备不可替代性，但其市场空间过小。整体增速水平几乎和存储整体市场保持一致，在10%左右。市场增量空间有限，并且入局壁垒相对不高并且具有理论制程上的限制，没办法提升制程进行更新迭代。

近年来，存储巨头们纷纷在放弃或者减产这部分产品，就是因为NORFLASH属于这种“一眼能看到底的业务”。

图：NOR FLASH市场规模 ；来源：银河证券

然后是存储芯片的DRAM。2021年，兆易创新的存储芯片整体营收位54.51亿元。假设21年兆易创新NORFLASH市占率保持不变。可以得到兆易创新在除了NOR FLASH以外的部分总营收约为17.8亿元。有趣的是，根据公开资料显示，兆易创新不仅与长鑫合作开发DRAM，同时也为长鑫进行分销。

在21年2月，兆易创新和长鑫签订了一笔总价值3亿美元的采购订单，截止到11月，该订单已执行金额为1.89亿美元。其中代销采购金额为1.59亿美元，自研产品的采买仅为0.3亿美元。在DRAM产品端，官网现实公司目前只有４GB ddr4能够量产，而用途更加广泛的ddr3l系列仍处于样品阶段。

兆易创新DRAM产品的现状其实说明的是，公司要想以其获得高营收增速，还得往后稍稍。

最后是存储芯片的NAND FLASH。如果兆易创新在自研DRAM的销售上，符合公司预期的最低30%毛利。假设代销的DRAM产品按照原价售出的话，兆易创新在NAND FLASH的营收最多5.2亿元，占存储芯片总收入的10%左右。兆易创新主要做的是SLC NAND FLASH，这部分市场占总体NAND FLASH市场只有2%左右。

而这部分市场未来增速同样不会很高，大概只有个位数的样子。从逻辑上来看，除非兆易创新能够实现当年其在NORFLASH上遇到的大厂纷纷退出的千载难逢的时机，不然兆易创新很难获取更多的市场份额。不过就算真的出现这种情况，当前国内玩家如普冉股份(SH:688766)、东芯股份(SH:688110)也会挑起更激烈的竞争。

那也就是说，如果只看存储芯片本身的话，NOR FLASH、NAND FLASH增长缓慢，而DRAM这边又还不成气候。兆易创新近几年想要创造新的增长曲线是否就只能指望MCU了？

03 新故事仍处过渡期

兆易创新MCU产品已经成为业绩增长最快的产品线，2021年实现营业收入24.56亿元，同比增长225.36%。

MCU突然增长背后的逻辑其实很简单：

首先是MCU这个行业本来就很景气。今年3月，IC Insights表示供应紧张的市场导致MCU在2021年的平均售价上涨10%，达到近25年来最大上涨。这边， MCU销售额随着2021年经济复苏增长23%。IC Insights预计，2022年全球MCU销售额预计还将再增长10%。

图片：中国MCU市场预测情况 来源：长江证券

显然，智能汽车对于兆易创新来说是一个非常好的切入口。

一是因为，近年来兴起的汽车电动化为MCU拓展了增量空间。根据IC Insights数据，2020年全球车规级MCU市场规模为61亿美元，预计2025年有希望达到116亿美元。兆易创新的MCU产品适量非常多，在21年总数超过354款，其中以工业用途居多。

工业MCU和车规级MCU具有很多类似的要求，例如适应温度、抗干扰能力、质量过硬等等。这就使得兆易创新的MCU在很多层面上比起新晋竞争者更加容易合规。3月24日，兆易创新的第一颗车规级MCU产品已流片并进入客户送样测试阶段，预计2022年中左右实现量产。

二是因为，汽车的智能化未来会更加需要存储芯片，届时结合兆易创新的MCU会形成协同效应。

首先，智能座舱应用将产生大量的数据交互。车载存储市场以DRAM和NAND为主，占比约为57%和23%。在中端车型中，2~4G DRAM和32~64G NAND FLASH这样的搭配比较多。

其次，自动驾驶的普及也将推动NAND需求指数级上升。根据美光官网显示，L1/L2级别的自动驾驶需要8G的NAND容量，而L3为256G，到L5的时候需要1T。目前，兆易创新GD5F全系列SPI NAND Flash已通过AEC-Q100车规级认证。

最后，依托MCU兆易创新可以开拓更多芯片类型，再次实现公司“1到N”业务布局模式。例如兆易创新顺着MCU“摸向”了模拟芯片。例如GD 30 PMU产品线，主要做的是电源管理芯片。目前，公司模拟芯片可以做到耳机充电盒管理、电机驱动、锂电池充放电管理。

不过特别需要注意的是，MCU并非芯片领域的高精尖板块，容易形成产能拥挤进而成为竞争蓝海。故而总体来说，MCU只是兆易创新这个老龙头的过渡选项，未来如何在存储领域做强做大仍是它的主逻辑。

掌握SPI和I2C总线协议心得，调试起来果然方便多了

随着国内集成电路产业的高速发展，目前芯片业已经从原来的LDO，DC-DC，音频功放等低端市场转向混合信号类芯片，如ADC、EEPROM等中高端市场，而混合信号类芯片绝大多数都包含SPI或者I2C总线，所以，能够正确的理解并熟悉其总线协议，将会对我们的测试调试带来很大的方便，下面将简单介绍这两种总线协议，以帮助测试工程师理解并掌握。

1、SPI总线简介

同步外设接口(SPI)是由摩托罗拉公司开发的全双工同步串行总线，该总线大量用在与EEPROM、ADC、FRAM和显示驱动器之类的慢速外设器件通信。

SPI（Serial Peripheral Interface 串行外设接口）是一种串行同步通讯协议，由一个主设备和一个或多个从设备组成，主设备启动一个与从设备的同步通讯，从而完成数据的交换。SPI 接口由SDI（串行数据输入），SDO（串行数据输出），SCK（串行移位时钟），CS（从使能信号）四种信号构成。 传输的速率由时钟信号SCK决定，通讯时，SI为数据输入、SO为数据输出，数据在时钟的上升或下降沿由SDO 输出，在紧接着的下降或上升沿由SDI 读入，这样经过8/16 次时钟的改变，完成8/16 位数据的传输。

采用SPI总线的系统下图所示，它包含了一个主片和多个从片，主片通过发出片选信号-CS来控制对哪个从片进行通信，当某个从片的CS信号有效时，能通过SI接收指令、数据，并通过SO发回数据。而未被选中的从片的SO端处于高阻状态。

SPI总线的系统

在SPI传输中，数据是同步进行发送和接收的。数据传输的时钟基于来自主处理器的时钟脉冲，摩托罗拉没有定义任何通用SPI的时钟规范。然而，最常用的时钟设置基于时钟极性(CPOL)和时钟相位(CPHA)两个参数，CPOL定义SPI串行时钟的活动状态，而CPHA定义相对于SO-数据位的时钟相位。CPOL和CPHA的设置决定了数据取样的时钟沿。

2、数据方向和通信速度。

SPI传输串行数据时首先传输最高位。波特率可以高达5Mbps，具体速度大小取决于SPI硬件。例如，Xicor公司的SPI串行器件传输速度能达到5MHz。

3、SPI总线接口及时序

SPI总线包括1根串行同步时钟信号线以及2根数据线。SPI模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性（CPOL）对传输协议没有重大的影响。

如果CPOL=0，串行同步时钟的空闲状态为低电平；如果CPOL=1，串行同步时钟的空闲状态为高电平。时钟相位（CPHA）能够配置用于选择两种不同的传输协议之一进行数据传输。如果CPHA=0，在串行同步时钟的第一个跳变沿（上升或下降）数据被采样；如果CPHA=1，在串行同步时钟的第二个跳变沿（上升或下降）数据被采样。

SPI主模块和与之通信的外设备时钟相位和极性应该一致。SPI主模块和与之通信的外设备时钟相位和极性应该一致。个人理解这句话有2层意思：

其一，主设备SPI时钟和极性的配置应该由外设来决定；其二，二者的配置应该保持一致，即主设备的SDO同从设备的SDO配置一致，主设备的SDI同从设备的SDI配置一致。因为主从设备是在SCLK的控制下，同时发送和接收数据，并通过2个双向移位寄存器来交换数据。SPI接口时序如图3、图4所示。

4、SPI协议心得

4.1、SPI接口时钟配置心得：

在主设备这边配置SPI接口时钟的时候一定要弄清楚从设备的时钟要求，因为主设备这边的时钟极性和相位都是以从设备为基准的。因此在时钟极性的配置上一定要搞清楚从设备是在时钟的上升沿还是下降沿接收数据，是在时钟的下降沿还是上升沿输出数据。但要注意的是，由于主设备的SDO连接从设备的SDI，从设备的SDO连接主设备的SDI，从设备SDI接收的数据是主设备的SDO发送过来的，主设备SDI接收的数据是从设备SDO发送过来的，所以主设备这边 SPI时钟极性的配置（即SDO的配置）跟从设备的SDI接收数据的极性是相反 的，跟从设备SDO发送数据的极性是相同的。下面这段话是Sychip Wlan8100 Module Spec上说的，充分说明了时钟极性是如何配置的：

The 81xx module will always input data bits at the rising edge of the clock, and the host will always output data bits on the falling edge of the clock.

意思是：主设备在时钟的下降沿发送数据，从设备在时钟的上升沿接收数据。因此主设备这边SPI时钟极性应该配置为下降沿有效。

又如，下面这段话是摘自LCD Driver IC SSD1289：

SDI is shifted into 8-bit shift register on every rising edge of SCK in the order of data bit 7, data bit 6 …… data bit 0.

意思是：从设备SSD1289在时钟的上升沿接收数据，而且是按照从高位到地位的顺序接收数据的。因此主设备的SPI时钟极性同样应该配置为下降沿有效。

时钟极性和相位配置正确后，数据才能够被准确的发送和接收。因此应该对照从设备的SPI接口时序或者Spec文档说明来正确配置主设备的时钟。

5、I2C(Inter－Integrated Circuit)总线

I2C总线是一种由PHILIPS公司开发的两线式串行总线，用于连接微控制器及其外围设备。I2C总线产生于在80年代，最初为音频和视频设备开发，如今主要在服务器管理中使用，其中包括单个组件状态的通信。例如管理员可对各个组件进行查询，以管理系统的配置或掌握组件的功能状态，如电源和系统风扇。可随时监控内存、硬盘、网络、系统温度等多个参数，增加了系统的安全性，方便了管理。I2C总线系统如下图所示：

I2C总线系统

5、I2C总线特点

I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。 总线的长度可高达25英尺，并且能够以10Kbps的最大传输速率支持40个组件。

I2C总线的另一个优点是，它支持多主控(multimastering)， 其中任何能够进行发送和接收的设备都可以成为主总线。 一个主控能够控制信号的传输和时钟频率。当然，在任何时间点上只能有一个主控。

7、I2C总线工作原理

7.1 总线的构成及信号类型

I2C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作，所以每个电路和模块都有唯一的地址，在信息的传输过程中，I2C总线上并接的每一模块电路既是主控器（或被控器），又是发送器（或接收器），这取决于它所要完成的功能。

CPU发出的控制信号分为地址码和控制量两部分，地址码用来选址，即接通需要控制的电路，确定控制的种类；控制量决定该调整的类别（如对比度、亮度等）及需要调整的量。这样，各控制电路虽然挂在同一条总线上，却彼此独立，互不相关。I2C总线电路如下图所示：

I2C总线电路

I2C总线在传送数据过程中共有三种类型信号， 它们分别是：开始信号、结束信号和应答信号。

开始信号：SCL为高电平时，SDA由高电平向低电平跳变，开始传送数据。结束信号：SCL为高电平时，SDA由低电平向高电平跳变，结束传送数据。应答信号：接收数据的IC在接收到8bit数据后，向发送数据的IC发出特定的低电平脉冲，表示已收到数据。CPU向受控单元发出一个信号后，等待受控单元发出一个应答信号，CPU接收到应答信号后，根据实际情况作出是否继续传递信号的判断。若未收到应答信号，由判断为受控单元出现故障。

8、I2C总线的时钟信号

在I2C总线上传送信息时的时钟同步信号是由挂接在SCL时钟线上的所有器件的逻辑“与”完成的。SCL线上由高电平到低电平的跳变将影响到这些器件，一旦某个器件的时钟信号变为低电平，将使SCL线上所有器件开始并保护低电平期。此时，低电平周期短的器件的时钟由低至高的跳变并不影响SCL线的状态，这些器件将进入高电平等待的状态。

当所有器件的时钟信号都变为高电平时，低电平期结束，SCL线被释放返回高电平，即所有的器件都同时开始它们的高电平期。其后，第一个结束高电平期的器件又将SCL线拉成低电平。这样就在SCL线上产生一个同步时钟。可见，时钟低电平时间由时钟低电平期最长的器件决定，而时钟高电平时间由时钟高电平期最短的器件决定。

9、I2C总线的传输协议与数据传送

9.1、起始和停止条件

在数据传送过程中，必须确认数据传送的开始和结束。在I2C总线技术规范中，开始和结束信号（也称启动和停止信号）的定义如图3所示。

开始信号：当时钟总线SCL为高电平时，数据线SDA由高电平向低电平跳变，开始传送数据。结束信号：当SCL线为高电平时，SDA线从低电平向高电平跳变，结束传送数据。

开始和结束信号都是由主器件产生。在开始信号以后，总线即被认为处于忙状态，其它器件不能再产生开始信号。主器件在结束信号以后退出主器件角色，经过一段时间过，总线被认为是空闲的。

超始和停止信号图

9.2、字节格式

I2C总线数据传送采用时钟脉冲逐位串行传送方式，在SCL的低电平期间，SDA线上高、低电平能变化，在高电平期间，SDA上数据必须保护稳定，以便接收器采样接收，时序如下图所示。

数据传送时序图

I2C总线发送器送到SDA线上的每个字节必须为8位长，传送时高位在前，低位在后。与之对应，主器件在SCL线上产生8个脉冲；第9个脉冲低电平期间，发送器释放SDA线，接收器把SDA线拉低，以给出一个接收确认位；第9个脉冲高电平期间，发送器收到这个确认位然后开始下一字节的传送，下一个字节的第一个脉冲低电平期间接收器释放SDA。每个字节需要9个脉冲，每次传送的字节数是不受限制的。

每个字节后必须跟着一个ACK应答位，数据从最高有效位(MSB)开始传输。如果从机要执行一些功能后才能接收或者发送新的完整数据，比如说服务一个内部中断,那么它可以将时钟线SCL拉低来强制使主机进入wait状态，当从机准备好新的字节数据传输时，释放时钟线SC，数据传输便继续进行。

每个字节后都有ACK发生，ACK应答位允许接收器通知发送器字节成功接收了下一个字节可以发送了.主机产生所有的时钟脉冲，包括应答位的第9个时钟脉冲。

ACK应答信号是如下定义的：在ACK的第9个时钟脉冲中发送器释放SDA线，所以接收器可以将SDA拉低，使得在这个时钟脉冲的高电平期间保证SDA是低电平.建立和保持时间也应该计算在内。当在第9个时钟脉冲期间SDA仍然是高，这时定义为NACK信号，这时主机可以产生一个终止条件来终止传输，或者一个重复的开始条件来开始一个新的传输，这里有5种情况导致NACK的产生：

1、总线当前的传输地址上没有接收器,所以没有设备用ACK来响应；

2、因为接收者正在处理一些实时的功能,尚未准备与主机的通信,所以接收者不能收发；

3、在传输期间,接收者收到不能识别的数据或者命令；

4、在传输期间,接收者无法接收更多的数据字节；

5、主-接收器要通知从-发送器传输的结束。

9.3、响应

数据传输必须带响应。相关的响应时钟脉冲由主机产生，当主器件发送完一字节的数据后，接着发出对应于SCL线上的一个时钟（ACK）认可位，此时钟内主器件释放SDA线，一字节传送结束，而从器件的响应信号将SDA线拉成低电平，使SDA在该时钟的高电平期间为稳定的低电平。从器件的响应信号结束后，SDA线返回高电平，进入下一个传送周期。

通常被寻址的接收器在接收到的每个字节后必须产生一个响应。当从机不能响应从机地址时，从机必须使数据线保持高电平，主机然后产生一个停止条件终止传输或者产生重复起始条件开始新的传输。如果从机接收器响应了从机地址但是在传输了一段时间后不能接收更多数据字节，主机必须再一次终止传输。这个情况用从机在第一个字节后没有产生响应来表示。从机使数据线保持高电平主机产生一个停止或重复起始条件。完整的数据传送过程下图图所示。

完整的数据传送过程

I2C总线还具有广播呼叫地址用于寻址总线上所有器件的功能。若一个器件不需要广播呼叫寻址中所提供的任何数据，则可以忽咯该地址不作响应。如果该器件需要广播呼叫寻址中按需提供的数据，则应对地址作出响应，其表现为一个接收器。

10、总线基本操作

I2C规程运用主/从双向通讯。器件发送数据到总线上，则定义为发送器，器件接收数据则定义为接收器。主器件和从器件都可以工作于接收和发送状态。总线必须由主器件（通常为微控制器）控制，主器件产生串行时钟（SCL）控制总线的传输方向，并产生起始和停止条件。SDA线上的数据状态仅在SCL为低电平的期间才能改变，SCL为高电平的期间，SDA状态的改变被用来表示起始和停止条件。参见下图：

串行总线上的数据传送顺序

备注：部分图片来源于网络，侵删！

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