得益于Kioxia的1000层NAND计划SSD的大规模密度提升指日可待

得益于Kioxia的1000层NAND计划SSD的大规模密度提升指日可待

突破密度瓶颈 三维NAND存储即将迎来新纪元

在当今信息爆炸的时代,数据存储需求与日俱增。作为最重要的存储媒体之一,固态硬盘(SSD)的容量和性能正在不断提升,以满足不同应用场景的需求。日本存储巨头Kioxia最近公布了一个令业界瞩目的目标——到2027年实现3D NAND闪存堆叠高达1000层的实现。这一宏伟计划的成功将标志着SSD存储密度的又一次革命性突破。

回顾过去十年,3D NAND技术正在以惊人的速度发展。从2014年的24层到2022年的238层,仅用了不到10年的时间就实现了近10倍的增长。去年,韩国存储龙头企业SK Hynix更是展示了321层的1Tb TLC 4D NAND芯片样品,这足以证明3D NAND技术正在向着更高密度的方向不断突破。

然而,要从目前的数百层跨越到4位数级别的层数堆叠,显然并非一蹴而就。Kioxia提出的这一target虽然非常雄心勃勃,但需要在多个关键技术环节取得突破性进展,才能最终实现。下面让我们一起来分析一下这个目标背后所涉及的技术挑战与突破口。

首先要解决的就是3D NAND结构本身的局限性。随着层数不断增加,每一层都需要一个突出的边缘来实现存储单元之间的连接,从而形成一种类似楼梯的芯片结构。但这种结构会导致芯片占用面积的大幅增加,抵消了部分密度提升的效果。

为了解决这一问题,存储制造商需要在两个方向上着手:一方面是在垂直和水平方向上进一步缩小NAND单元尺寸,以减少楼梯结构占用的面积;另一方面是过渡到更高密度的QLC NAND技术,实现单个存储单元封装4bit数据,从而进一步提升单位面积的存储容量。

与此同时,随着层数的持续增加,信号传输通道的电阻和噪声问题也将日益凸显。如何设计出能够可靠传输高速信号的3D NAND结构,也是亟待解决的另一个技术难题。

这些技术障碍虽然并非不可克服,但Kioxia仍然需要在材料、工艺、设计等多个层面进行系统性的创新突破,才能最终实现1000层NAND的宏伟目标。当然,在财务投入方面也将是一个巨大的挑战,因为这需要制造商长期持续进行大规模的资本开支。

不过,即使在技术和成本两大关键因素面前Kioxia的目标看起来有些许遥不可及,但我们也不能忽视它背后所蕴含的重要意义。

首先,这个目标体现了存储行业正在进入一个新的创新周期。过去十年中,3D NAND技术的快速发展,极大地推动了SSD密度和性能的提升。但随着当前密度水平的进一步提升遇到瓶颈,业界亟需开辟新的突破口。Kioxia提出的1000层NAND目标,就是存储技术创新的又一个重要里程碑,必将引发行业内的广泛关注与集中攻关。

其次,这一目标的实现将带来SSD存储密度和性能的全新飞跃,进而推动整个存储生态系统的全面升级。一方面,更高密度的3D NAND将大幅降低SSD的制造成本,使其更加普及化,惠及广大消费者;另一方面,海量存储容量的SSD也将为数据密集型应用如人工智能、数据中心等领域提供更加强大的基础设施支撑。SSD的广泛应用将倒逼上游存储制造商持续改进技术,形成良性循环,推动整个存储生态的蓬勃发展。

再次,1000层NAND的目标实现还将推动存储产业在技术创新、制造工艺、产品设计等方面的全面升级。对Kioxia来说,这是一次巨大的技术挑战,需要在材料科学、微纳制造、信号传输等多个交叉学科领域取得重大突破。而这些创新成果,必将惠及整个存储行业,带动产业链的全面升级,并促进相关技术向更广泛的应用领域扩展。

总的来说,Kioxia提出的1000层NAND目标,无疑代表了存储技术发展的又一个重要里程碑。虽然实现这一目标充满挑战,但只要行业内各方通力合作,充分发挥各自的创新优势,相信终能打造出新一代高密度3D NAND存储技术,引领SSD进入新的发展纪元。未来,这一技术突破必将推动存储行业乃至整个ICT产业链的跨越式发展,让人类社会在信息化时代里获得更为丰富、高效的数字体验。

重塑SSD格局 Kioxia 1000层NAND蓝图如何实现?

正如前文所述,日本存储巨头Kioxia提出将在2027年实现3D NAND闪存堆叠高达1000层的雄心勃勃的目标,这无疑将掀起存储行业的新一轮革命。那么,这项技术突破究竟意味着什么?它背后蕴含了哪些关键的技术创新和产业变革?我们一起来探讨一下。

首先,1000层NAND的实现将彻底颠覆当前SSD的存储密度格局。目前主流的3D NAND芯片最高只能达到数百层的堆叠,而Kioxia的这一目标如果实现,将使得SSD的容量密度再次实现数倍甚至数十倍的跨越式提升。这意味着未来的SSD不仅可以拥有更加海量的存储容量,而且还能大幅降低单位容量的成本,进一步推动SSD在各类应用场景的普及。

对于消费电子市场而言,容量更大、性价比更高的SSD将极大地改善用户体验。大容量SSD不仅可以满足消费者对海量本地存储的需求,还能支持更加丰富的数字内容和应用,如4K/8K高清影音、大型游戏等。同时,成本的下降也将使得SSD的普及率不断提升,最终取代传统机械硬盘成为消费电子设备的标配。

而对于数据中心和云计算等企业级应用来说,1000层NAND的突破更是意义重大。海量的存储容量不仅可以大幅提升单个服务器的存储能力,降低整体的存储成本,还能够支撑新兴的数据密集型应用如人工智能、大数据分析等,为这些应用提供更加强大的基础设施。此外,高密度SSD还可以显著改善I/O性能,提升整体系统的计算效率,从而进一步推动企业数字化转型的加速。

那么,要实现这一宏大的1000层NAND目标,Kioxia需要在哪些关键技术领域取得创新突破呢?

首先是进一步缩小NAND单元尺寸,提升每单位面积的存储密度。前文提到,随着层数的增加,3D NAND芯片的楼梯状结构会占用大量的芯片面积,抵消部分密度提升效果。因此,Kioxia需要在材料科学和微纳制造工艺方面进行深入研究,通过创新的晶体管设计和制程技术,实现NAND单元尺寸的持续缩小。

其次是向更高密度的QLC NAND技术过渡。当前主流的TLC NAND每个存储单元可以存储3bit数据,而QLC NAND则可以达到4bit。这种技术的过渡不仅可以进一步提升单位面积的存储容量,还能够优化成本结构,为用户提供更加经济实惠的SSD产品。

此外,随着层数的不断增加,NAND芯片内部信号传输的电阻和噪声问题也将日益突出。Kioxia需要在芯片设计、电路架构等方面进行系统性的创新,确保高速信号的可靠传输,保证1000层NAND芯片的稳定工作。

这些技术突破的关键在于Kioxia能否整合材料科学、微纳制造、信号处理等跨学科的创新能力,并与产业链各方密切协作,共同推动技术的落地。毕竟,要从当前的数百层跨越到4位数级别的NAND层数,不仅需要单一制造商的孤军奋战,更需要整个存储产业链的通力合作。

我们相信,只要Kioxia能够在这些关键技术环节取得突破,并充分整合产业链资源,1000层NAND目标终将能够实现。这一技术里程碑的到来,将彻底改变SSD的存储格局,让消费者和企业都能够享受到前所未有的数字体验。未来,高密度SSD必将成为推动人工智能、云计算等新兴应用发展的关键基础设施,助力社会数字化转型再上新台阶。

令存储从业者头疼的问题就是它：固态硬盘中的NAND闪存可靠性

按照剧情发展的规律，在进入正片之前都会有前传来交代事件的背景，所以在介绍固态硬盘SSD可靠性之前，咱们也先来个前传哈。

第一幕：闪存NAND基础背景

NAND根据cell包含bit的数目分为SLC、MLC、TLC，

NAND里面所有cell的状态采用VT分布图展示，如下图，

SLC包含1 bit,有1,0两个状态，

MLC包含2 bit,有11,10,00,01四个状态，

TLC包含3 bit,有111,011,001,101,100,000,010,110八个状态。

注：横坐标：NAND cell的阈值电压Vt; 纵坐标：每一个Vt对应的bit数目。

(其实，现在还有QLC NAND，只是还没投放市场，这里就不涉及了)

介绍完NAND cell的状态，再来show一下NAND的基本操作(以最简单的SLC为例)。

读(Read)：

如上图所示，这是对单一cell进行read的基本操作。 在控制栅极（CG, 也是WL）加上0V的电压，源极（Source)端加上0V以及漏极（Drain, 也是BL)加上1V，然后通过源极与漏极之间电流Icell的大小来判断cell的状态（0或者1）。A点的状态代表存在Icell，所以Cell处于“开态”（ON），称为Erased；B点的状态代表不存在Icell或者Icell很小且可忽略，所以Cell处于“关态”（OFF），称为Programmed。如果对NAND cell阵列操作，原理图如下：

在需要read的target Page的WL上面加一个R1（一个较小的电压），其他WL的加VpassR, BL方向加1V,

如果Cell C处于Erased, 对应BL的Sense电路会感应到有电流；如果Cell C处于Programmed, 对应BL的Sense电路不会感应到有电流。

写(Program):

在控制栅CG加上一个高压20V，基底接0V, 由于电场的存在以及隧穿效应，电子会被俘获在浮栅FG，也就完成了单个Cell的Program操作。

Program之后cell的状态为“0”。

擦除(Erase):

在控制栅CG接0V，基底加上一个高压20V, 由于电场的存在以及隧穿效应，电子逃离浮栅FG，也就完成了单个Cell的Erase操作。

Erase之后cell的状态为“1”。需要注意的是，Read、Program都是以Page为最小基本操作单位，而Erase以Block为最小基本操作单位。

第二幕：NAND可靠性概览

对NAND可靠性影响很大的效应主要有：Read disturb，Program disturb，P/E Endurance以及Data Retention。

1. Read Disturb

我们在第一幕介绍Read操作的时候提到，Read过程中，需要在Non-Target WL上加一个VpassR, 如果对一个Block里面的Page连续Read很多次的话，就相当于在某一WL一直会有VpassR的Stress。

如下图，Cell D 由于VpassR长时间的Stress, 会引起浮栅FG弱的电子注入，因为Read disturb主要影响Erased状态的cell，进而表现在Vt图中L0向右飘移。

在SSD中，针对Read disturb有优化措施，就是尽量避免持续读同一Block的Page，如果在进行了长时间的读操作之后，会加入Erase/Program操作，减小Read stress。

提一下SILC效应：

SILC(Stress Induced Leakage Current)是压力诱导漏电流，由于Stress的影响，在Gate氧化层做成缺陷，缺陷会俘获电子。

2. Program Disturb

在Program时，需要在WL加一个高压20V左右，由于高压的存在会造成其他BL上电子隧穿进入浮栅，再加上由于缺陷引起漏电以及GIDL效应的存在，最后的结果就是Program cell周围的Cell的Vt会向右偏移。

这里简单说一下GIDL效应：

GIDL(gated-induce drain leakage) 是指栅诱导漏极泄漏电流，当栅漏交叠区处栅漏电压 VDG很大时，交叠区界面附近硅中电子在价带和导带之间发生带带隧穿形成电流，我们把这种电流称之为 GIDL 隧穿电流。随着栅氧化层越来越薄，GIDL 隧穿电流急剧增加。

3. P/E Endurance

评判一颗NAND的寿命，P/E cycle是一个关键参数。在不断写入与擦除的过程中，器件的氧化层会慢慢变薄，电子的隧穿效应会更容易，最后造成的现象就是VT向右偏移。

4. Data Retention

在NAND经历一段高温测试之后，电子会逃离浮栅，造成Vt向左偏移。在加上SILC的影响，Vt出现偏移。

【结论】 总结一下这几种效应的VT分布图，如下：

相关问答

[回答]Inourmajoraccidentsoccurfrequentlytailings.AnhuiHuangMeiShanironoretailingsDAMSonApril...

应该是可以的,其实mtd层也是调用flash本身的驱动然后在tffs文件系统下实现对flash的基本操作,你可以看看Tornado\target\src\drv\tffs下面和你flash比较相似的....