fpga nand开发「论文集锦」基于Intel FPGA的《电子技术应用》优秀论文集锦

发布时间 : 2024-10-10

作者 : 小编

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「论文集锦」基于Intel FPGA的《电子技术应用》优秀论文集锦

近年来，人工智能、数据中心风起云涌，其核心是对大量数据的处理能力。FPGA的并行计算能力，是目前来看提升算力的最优质解决方案。FPGA迎来了新的机遇和挑战。

Altera作为可编程逻辑器件的发明者，是全球第二大FPGA供应商，一直致力于采用当前最先进的工艺来提升产品的性能，降低产品的功耗和成本。FPGA的应用领域已经从原来的通信扩展到消费电子、汽车电子、工业控制、测试测量等广泛的领域。2015年，Altera以167亿美元被Intel收购，成为Intel的可编程事业部，产品也被打上 Intel的烙印，成为 Intel FPGA。2018年4 月，收购三年后，Intel 宣布旗下的 FGPA 已经被正式应用于主流的数据中心 OEM 厂商戴尔和富士通服务器中。

《电子技术应用》与从前的Altera、现在的Intel FPGA一直有良好的合作，刊登了许多基于Intel FPGA的技术应用论文，小编整理于此，欢迎相关领域研究者参考借鉴！

1、基于FPGA的便携式正交锁相放大器研制

摘要： 基于FPGA研制了一种用于微弱信号检测的便携式正交锁相放大器。先由信号处理模块接收待测信号并对其进行可变增益放大与工频噪声滤波，经过A/D转换模块转换后输入FPGA，通过数字锁相环完成对待测信号的相位锁定，提取反馈信号以计算待测信号幅度，实现微弱信号检测。该锁相放大器的幅度测量范围为100 nV~100 μV、动态范围达60 dB，相位精度达0.001°。该系统设计为便携式设备，成本低，易维护，可满足野外作业等特殊环境的测量要求，具有广阔的应用前景。

中文引用格式： 谢桂辉，郑旭初，赵天明，等. 基于FPGA的便携式正交锁相放大器研制[J].电子技术应用，2018，44(10)：78-82，87.

英文引用格式： Xie Guihui，Zheng Xuchu，Zhao Tianming，et al. Development of portable orthogonal lock-in amplifier based on FPGA[J]. Application of Electronic Technique，2018，44(10)：78-82，87.

2、基于FPGA的光纤振动定位系统的设计与实现

摘要： 针对防区周界被入侵时无法实时定位报警的问题，设计并实现了一种可实时定位的分布式光纤振动定位系统。以马赫-曾德尔光纤干涉技术为基础搭建光路，采用以FPGA结合高速ADC的硬件平台，对光路传来的两路信号进行转换、采集，并以互相关为主要算法处理采集信号得到振动位置。在一段160 m的光路上进行试验，系统能在振动发生后500 ms内给出振动位置。设置采样率为10 MHz，经过多次定位测试得出系统实际的定位误差为±10 m。且定位不需要上位机，提高了装置便携性，降低了成本。

中文引用格式： 罗义军，方理. 基于FPGA的光纤振动定位系统的设计与实现[J].电子技术应用，2018，44(10)：60-63.

英文引用格式： Luo Yijun，Fang Li. Design and implementation of fiber-optic vibration positioning system based on FPGA[J]. Application of Electronic Technique，2018，44(10)：60-63.

3、基于FPGA的SRRC滤波及多速率变换

摘要： 为消除通信系统中的码间串扰，提高频带利用率，常采用平方根升余弦滤波器来实现基带信号的成形滤波处理；为实现不同符号率的信号在通信系统中的高速率传输，常采用数字信号处理中的多速率变换技术提高数字信号的采样率。采用平方根升余弦滤波器及半带、CIC、Farrow滤波器级联，基于FPGA实现了一种多速率变换模块。该模块能够实现任意倍数的上采样变换，且通过在线重载升余弦滚降系数，及CIC滤波器、Farrow滤波器上采样倍数，有效节约了FPGA内部资源。在ISE平台采用Verilog编程及IP核调用实现了该SRRC滤波及多速率变换模块，并给出了ModelSim仿真波形及实验结果，验证了其升余弦滚降及变速率特性，有效消除了码间干扰，提高频带利用率。其实现方式简单、高效。

中文引用格式： 杨阳，闫峥，刘民伟，等. 基于FPGA的SRRC滤波及多速率变换[J].电子技术应用，2018，44(10)：41-44.

英文引用格式： Yang Yang，Yan Zheng，Liu Minwei，et al. A Realization of SRRC filter and multi-rate conversion based on FPGA[J]. Application of Electronic Technique，2018，44(10)：41-44.

4、基于FPGA和NAND Flash的便携式信号采集系统设计

摘要： 针对目前信号采集系统采样率低和便携式差的问题，提出了一种基于FPGA的高速便携式信号采集系统设计。该设计通过FPGA芯片控制模数转换芯片进行高速信号采样后，采用DMA模式将数据存储在NAND Flash芯片中，并可通过LCD屏对采集到的信号进行实地查看。首先阐述了系统的总体设计框架，其次介绍了各个模块的硬件设计以及实现方式，最后给出了信号采集系统基于超声信号的测试结果。实验结果表明，该系统能够以较高的采样率稳定地进行长时间、多批次的数据采集。

中文引用格式： 周浩，王浩全，任时磊. 基于FPGA和NAND Flash的便携式信号采集系统设计[J].电子技术应用，2018，44(9)：82-86.

英文引用格式： Zhou Hao，Wang Haoquan，Ren Shilei. Design of portable signal acquisition system based on FPGA and NAND Flash[J]. Application of Electronic Technique，2018，44(9)：82-86.

5、基于FPGA的LVDS高可靠性传输优化设计

摘要： 针对LVDS高速链路传输过程中出现的误码及传输距离较短问题，分别从硬件和逻辑编码方面提出各自优化方案。硬件方面在LVDS发送端增加高速驱动器，接收端增加自适应线缆均衡器，可补偿信号在长距离传输过程中出现的衰减，还原双绞线中的畸变信号。在逻辑编码方面，对传统的10B8B编码方式进行改进，设计出一种具有自纠错能力的10B6B编码方式，不仅改善了双绞线中直流平衡状况，而且减小了LVDS传输过程中的误码率。优化后的LVDS接口与正常编码的LVDS接口相比，具有更远的传输距离，更小的误码率。该设计方法简单可靠，性能稳定，测试结果表明，可在48 m差分双绞线长度下以400 Mb/s速率实现零误码可靠传输。

中文引用格式： 李北国，杨圣龙，李辉景. 基于FPGA的LVDS高可靠性传输优化设计[J].电子技术应用，2018，44(8)：78-81，85.

英文引用格式： Li Beiguo，Yang Shenglong，Li Huijing. High reliability transmission optimization design of LVDS based on FPGA[J]. Application of Electronic Technique，2018，44(8)：78-81，85.

6、基于SoC FPGA的北斗接收机载波跟踪环路设计

摘要： 为了实现北斗卫星导航接收机高实时性、小型化及低功耗，提出了一种基于SoC FPGA的载波跟踪环路的设计方案。通过对FLL（锁频环）和PLL（锁相环）的分析，并利用SOPC技术，实现了基于SoC FPGA的载波跟踪环路，可完全在FPGA内部完成载波的剥离。测试结果表明，该方案能实现载波信号的快速精确跟踪，具有良好的实时性和应用价值。

中文引用格式： 韦照川，潘军道，吴国增. 基于SoC FPGA的北斗接收机载波跟踪环路设计[J].电子技术应用，2018，44(6)：124-128.

英文引用格式： Wei Zhaochuan，Pan Jundao，Wu Guozeng. Design of carrier tracking loop for Beidou receiver based on SoC FPGA[J]. Application of Electronic Technique，2018，44(6)：124-128.

7、基于Testbench的FPGA实物自动化测试环境设计

摘要： 针对FPGA软件测试过程中仿真测试和实物测试的不足，提出了一种基于仿真测试用例的实物自动化测试环境，将用于仿真测试的Testbench进行解析处理，形成能够用于FPGA实物测试的传输信号，通过执行器将此信号转换为作用于被测FPGA芯片的实际信号，并采集被测FPGA芯片的响应，实现对FPGA的实物自动化测试。采用实物自动化测试环境验证平台对设计架构进行了验证，取得了良好的效果。

中文引用格式： 高虎，封二强，赵刚. 基于Testbench的FPGA实物自动化测试环境设计[J].电子技术应用，2018，44(4)：48-51.

英文引用格式： Gao Hu，Feng Erqiang，Zhao Gang. Design of FPGA physical automatic testing environment based on Testbench[J]. Application of Electronic Technique，2018，44(4)：48-51.

8、基于FPGA的3D图像传感器设计与实现

摘要： 针对现有3D拍摄设备体积庞大、价格昂贵等问题，利用FPGA高速并行处理能力与图像传感器，设计了微型嵌入式3D图像传感器。通过FPGA同步设置，采集双CMOS图像传感器图像数据，传输至SDRAM进行缓存并按行像素合并后，将左右立体对图像储存至SD卡中。为了对拍摄场景进行监控，进一步研究了左右眼图像按像素进行重配后在裸眼3D显示屏上显示的逻辑控制方法。系统通过仿真及实验表明3D图像传感器的硬件逻辑方法是有效的。

中文引用格式： 刘星，梁发云，杨金远，等. 基于FPGA的3D图像传感器设计与实现[J].电子技术应用，2018，44(2)：62-65.

英文引用格式： Liu Xing，Liang Fayun，Yang Jinyuan，et al. Design and implementation of 3D image sensor based on FPGA[J]. Application of Electronic Technique，2018，44(2)：62-65.

9、主动噪声控制平台的FPGA实现

摘要： 基于FPGA搭建了针对汽车的主动噪声控制平台，此平台可以正确实时地采集汽车的转速、振动加速度以及噪声，同时为相关的降噪算法实现提供了硬件平台。与传统的基于串行处理的采集系统相比，该平台可以严格地保证多路信号的时间同步性，同时其可扩展性可以让使用者方便地根据自己所需要的功能来增加通道数目，无需增加额外的处理器。FPGA的可编程性可以保证降噪算法的充分验证与设计。整个平台的搭建为主动降噪的继续研究提供了有力的基础。

中文引用格式： 王佳飞，关添，姜宇程，等. 主动噪声控制平台的FPGA实现[J].电子技术应用，2018，44(2)：59-61，65.

英文引用格式： Wang Jiafei，Guan Tian，Jiang Yucheng，et al. Realization of active noise control platform based on FPGA[J]. Application of Electronic Technique，2018，44(2)：59-61，65.

10、基于SoC FPGA的光伏电力通信管理机系统

摘要： 介绍了一种基于SoC FPGA的光伏电力通信管理机系统的设计方法。该系统采用新型的集成有ARM硬核处理器的SoC FPGA作为主控芯片，将传统通信管理机的运算和通信工作进行合理划分，并由FPGA和ARM处理器协同实现。通过采用软硬件相结合的设计方式，本系统能够简化电路设计，降低通信事务对CPU的中断数量，增加支持MODBUS协议的RS485端口总量，并通过独立的NIOS II备用系统保证了系统在灾难情况下的可恢复性等，所以更加适合光伏电力系统中多设备、大数据量的应用。

中文引用格式： 张琳，梅雪松，陈勇. 基于SoC FPGA的光伏电力通信管理机系统[J].电子技术应用，2018，44(2)：32-35，43.

英文引用格式： Zhang Lin，Mei Xuesong，Chen Yong. Photovoltaic power communication management system based on SoC FPGA[J]. Application of Electronic Technique，2018，44(2)：32-35，43.

11、基于FPGA的实时视频图像采集处理系统设计

摘要： 针对目前数字图像采集处理技术的实时性、大容量、小型化等特点，设计了一种基于FPGA的实时视频图像采集处理电路系统。采用FPGA作为整个系统的控制和图像数据处理中心。DDR2 SDRAM为高速储存模块核心器件，CMOS 7670为视频图像采集器件。并通过Quratus II和Modelsim等软件对系统的边缘检测算法、控制过程、各个模块等进行硬件工程设计和仿真，实现了视频图像从采集、存储到处理、显示的整个过程。实验表明，视频图像采集处理的动态画面流畅、清晰、实时性好。

中文引用格式： 高俊岭，陈志飞，章佩佩. 基于FPGA的实时视频图像采集处理系统设计[J].电子技术应用，2018，44(2)：10-12，19.

英文引用格式： Gao Junling，Chen Zhifei，Zhang Peipei. Design of real time video image acquisition and processing system based on FPGA[J]. Application of Electronic Technique，2018，44(2)：10-12，19.

12、基于FPGA的VPX时间统一系统设计

摘要： IRIG-B时间码(B码)因其性能优越，实现和使用方法简单易行，被广泛应用于靶场时间信息传递和各系统的时间同步，成为时统设备首选的标准码型。但随着大规模集成电路和可编程技术的发展，以及靶场对时统设备的稳定性、精准性和集成度要求越来越高，原有的IRIG-B码时统设备已不能满足要求。为了解决这些问题，提出了一种基于FPGA的VPX时间统一系统设计方案。该方案具有可靠性高、集成度高、操作简单、功能拓展性强、体积小等优点, 并具有更广泛的实际应用价值。

中文引用格式： 王振，李建宏，张大松，等. 基于FPGA的VPX时间统一系统设计[J].电子技术应用，2018，44(1)：65-67，71.

英文引用格式： Wang Zhen，Li Jianhong，Zhang Dasong，et al. VPX time unified system design based on FPGA[J]. Application of Electronic Technique，2018，44(1)：65-67，71.

13、基于4通道时间交织的FPGA高速采样系统

摘要： 时间交织采样是提高模数转换器采样率的一种有效途径。为了完成时间交织采样的通道失配误差方法评估，提出并设计了一套基于4通道时间交织的FPGA高速模数转换采样系统。系统由前端模拟电路、采样阵列、多相时钟电路模块、基于FPGA的数据缓冲与修正处理模块构成。系统采样输出数据通过上传到上位机进行显示与性能指标分析。测试结果表明，该TIADC系统通过对失配误差的数字后端补偿后能稳定工作在1 GS/s采样率。其采样有效位与平均信噪比分别达到7.03 bit与44.1 dB，可以应用于采样失配修正方法的验证与评估。

中文引用格式： 李宇，刘崇庆，吕立钧，等. 基于4通道时间交织的FPGA高速采样系统[J].电子技术应用，2018，44(1)：52-56.

英文引用格式： Li Yu，Liu Chongqing，Lv Lijun，et al. FPGA high-speed sampling system based on 4 channel time-interleaved[J]. Application of Electronic Technique，2018，44(1)：52-56.

14、基于FPGA的PCIe总线接口的DMA控制器的设计

摘要： 采用Altera公司FPGA提供的PCIe PHY IP和Synopsys公司提供的PCIe Core IP提出了一种PCIe总线接口的DMA控制器的实现方法，并搭建了4通道的PCIe传输系统。利用Synopsys VIP验证环境对系统进行了仿真验证，利用Altera Stratix V EX系列FPGA搭建平台进行了实际传输验证，验证了数据读写的正确性，在进行DMA读写事务操作时总线带宽峰值分别达到了1 547 MB/s和1 607 MB/s，能满足大部分实际应用中对数据传输的速率要求。

中文引用格式： 王之光，高清运. 基于FPGA的PCIe总线接口的DMA控制器的设计[J].电子技术应用，2018，44(1)：9-12,

英文引用格式： Wang Zhiguang，Gao Qingyun. Design of DMA controller of PCIe bus interface based on FPGA[J]. Application of Electronic Technique，2018，44(1)：9-12,

15、一种混合式高动态范围AGC算法与FPGA实现

摘要： 基于接收机的应用提出了一种混合式高动态范围AGC算法。该算法由射频前馈与中频反馈算法组成，借助现场可编程门阵列得以实现。在该算法的控制下，以射频开关、数控衰减器、检波器、可变增益放大器为核心器件，实现了一种输入动态范围110 dB、灵敏度-100 dBm、输出功率为-19 dBm的自动增益控制环路。

中文引用格式： 赵潇腾，尹军舰，张锦涛，等. 一种混合式高动态范围AGC算法与FPGA实现[J].电子技术应用，2017，43(12)：76-80.

英文引用格式： Zhao Xiaoteng，Yin Junjian，Zhang Jintao，et al. A hybrid AGC algorithm for high dynamic range and implementation on FPGA[J].Application of Electronic Technique，2017，43(12)：76-80.

16、基于FPGA的可消除高频非线性的动态分频鉴相器

摘要： 提出了一种可消除高频非线性的动态分频鉴相器的结构和实现方法，输入信号经波形变换后，利用FPGA进行分频，并通过8位拨码开关来设置1~255不同的分频系数，分频后通过数字鉴相器、低通滤波器和调理放大电路实现鉴相。这种设计不仅大大提高了鉴相范围和灵敏度，而且消除了高频非线性化现象。实验表明，该数字鉴相器输入频率范围200 kHz~100 MHz，鉴相范围-510 π~+510 π，线性度优于±1.5%，同时具有根据不同应用需求进行动态分频的特点。

中文引用格式： 杨三三，贾豫东，张晓青，等. 基于FPGA的可消除高频非线性的动态分频鉴相器[J].电子技术应用，2017，

43(12)：55-58.

英文引用格式： Yang Sansan，Jia Yudong，Zhang Xiaoqing，et al. Phase discriminator with dynamic frequency division for eliminating nonlinearity at high frequency based on FPGA[J].Application of Electronic Technique，2017，43(12)：55-58.

17、基于FPGA和ARM的虚拟软盘实现

摘要： 提出一种基于FPGA和ARM的虚拟软盘实现方案。在FPGA上实现并行CRC运算、MFM编解码，将存储芯片SRAM虚拟成1.44 MB软盘进行数据访问，通过台式机实现对虚拟软盘的镜像制作、文件读写、格式化、制作启动盘等操作；ARM通过SPI接口实现与FPGA的数据通信，并且在ARM上搭建UDP服务器，实现局域网内设备对虚拟软盘的状态、数据进行读写访问。

中文引用格式： 陈章进，陈旭东，姜鹏程，等. 基于FPGA和ARM的虚拟软盘实现[J].电子技术应用，2017，43(12)：40-43，47.

英文引用格式： Chen Zhangjin，Chen Xudong，Jiang Pengcheng，et al. Realization of the virtual floppy disk based on FPGA and ARM[J].Application of Electronic Technique，2017，43(12)：40-43，47.

18、基于FPGA的HDMI多模式显示模块设计

摘要： 通过SOPC进行视频信号处理是目前研究的热点。针对此类系统的显示模块，提出一种基于FPGA的HDMI多模式显示模块设计方案。首先对HDMI的驱动时序进行分析，设计驱动信号生成电路，然后根据配置参数，将多路视频进行多级ALPHA混合，实现了通过HDMI输出与显示多路视频，并且每路视频的位置与透明度可设置。为保证视频的实时性，对较为复杂的计算过程采用流水线设计方法提升速度。模块以Verilog HDL的形式进行编写，具有较强的通用性。

中文引用格式： 向梓豪，陆安江. 基于FPGA的HDMI多模式显示模块设计[J].电子技术应用，2017，43(12)：48-51.

英文引用格式： Xiang Zihao，Lu Anjiang. Design of HDMI multi mode display module based on FPGA[J].Application of Electronic Technique，2017，43(12)：48-51.

19、基于FPGA的LMS自适应滤波器设计

摘要： 提出一种基于LMS（Least Mean Square）自适应算法的滤波方法，介绍该方法在低频信号滤波上的应用及在FPGA平台上实现。传统数字滤波器FIR、IIR滤波器针对不同的系统和干扰信号，其滤波参数不固定。因此，在窄带信号的滤波处理中，传统滤波器对信号滤波降噪的效果往往受到衰减增益限制。提出的方法先以CORDIC(Coordinate Rotation Digital Computer)算法产生的正弦信号来调制采样信号，根据采样信号与基准信号误差使其权向量沿负梯度方向终止于维纳解。该方法在类直流输入及带宽窄的情况下仍能有效过滤高频噪声，读取低检测信号幅值。理论分析和实验结果表明,与传统滤波方法对比，该滤波方法在处理窄带信号的滤波上更具有优势。

中文引用格式： 陈明霞，邹文斌，刘玉县. 基于FPGA的LMS自适应滤波器设计[J].电子技术应用，2017，43(9)：111-113，118.

英文引用格式： Chen Mingxia，Zou Wenbin，Liu Yuxian. Design of LMS adaptive filter based on FPGA[J].Application of Electronic Technique，2017，43(9)：111-113，118.

20、窄带噪声主动控制系统的FPGA实现

摘要： 基于FPGA的窄带噪声主动控制系统，采用并行计算能力强的FPGA作为核心处理器，能够应对多频率、多通道情况下计算量成倍增加的情况；系统实现了并联结构的窄带前馈FxLMS算法，可以针对噪声中的不同频率分量分别进行主动控制。并联结构算法对于乘法器资源的消耗极大，因此提出了一种乘法器资源复用技术。实现三通道的算法所用的乘法器资源降低到原来的33.3%，极大降低了系统成本，便于该系统的广泛应用。

中文引用格式： 姜宇程，关添，王佳飞. 窄带噪声主动控制系统的FPGA实现[J].电子技术应用，2017，43(9)：61-63，67.

英文引用格式： Jiang Yucheng，Guan Tian，Wang Jiafei. The FPGA implementation of narrowband active noise control system[J].Application of Electronic Technique，2017，43(9)：61-63，67.

21、基于FPGA的EtherCAT从站通信链路分析与验证

摘要： EtherCAT是工业控制领域广泛应用的现场总线之一，从站控制器ESC（EtherCAT Slave Controller）是从站模块实现EtherCAT协议数据通信的关键，对从站控制芯片实现自主可控是工业控制系统国产化研发的重要基础。基于EtherCAT通信协议及基本通信功能逻辑，设计了EBUS编码/解码、Auto-forwarder、Loop-back function关键通信节点的FPGA状态机，并通过解析各阶段数据状态变化，验证了各节点通信数据的正确性。实验结果表明，基于上述状态机的FPGA实现EtherCAT从站基本通信链路是完全可行的。

中文引用格式： 马保全，姚旺君，刘云龙，等. 基于FPGA的EtherCAT从站通信链路分析与验证[J].电子技术应用，2017，43(8)：95-99.

英文引用格式： Ma Baoquan，Yao Wangjun，Liu Yunlong，et al. Analysis and verification of EtherCAT slave controller communication link based on FPGA[J].Application of Electronic Technique，2017，43(8)：95-99.

22、回波峰值特征声学测温及DSP+FPGA测温系统

摘要： 针对声学测温高精度、实时性和抗干扰的性能要求，提出一种基于回波峰值特征统计方法测量声波飞渡介质温度的算法，设计系统采用以高速ADC模数转换芯片为外设，FPGA可编程逻辑芯片缓存高速采样数据，DSP数字信号处理器为运算核心的处理系统，对声波飞行时间ToF进行快速精确实时测量。实验结果表明，系统能准确跟踪接触式测温仪为参照的介质温度变化。与阈值法和互相关法对比，该算法适应嵌入式系统，运算速度快，抗干扰性强。

中文引用格式： 徐光宇，熊庆宇，贾睿玺，等. 回波峰值特征声学测温及DSP+FPGA测温系统[J].电子技术应用，2017，43(8)：77-80.

英文引用格式： Xu Guangyu，Xiong Qingyu，Jia Ruixi，et al. ECHO peak features acoustic thermometry and measurement system of DSP+FPGA[J].Application of Electronic Technique，2017，43(8)：77-80.

23、Sigmoid函数的分段非线性拟合法及其FPGA实现

摘要： 使用分段非线性逼近算法计算超越函数，以神经网络中应用最为广泛的Sigmoid函数为例，结合函数自身对称的性质及其导数不均匀的特点提出合理的分段方法，给出分段方式同逼近多项式阶数对逼近结果精度的影响。完成算法在FPGA上的硬件实现，给出一种使用三阶多项式处理Sigmoid函数的拟合结果及流水线架构，处理精度达到10-5数量级，最大频率达到127.327 MHz，满足了高速、高精度的处理要求。

中文引用格式： 宋宇鲲，高晓航，张多利，等. Sigmoid函数的分段非线性拟合法及其FPGA实现[J].电子技术应用，2017，43(8)：49-51.

英文引用格式： Song Yukun，Gao Xiaohang，Zhang Duoli，et al. The piecewise non-linear approximation of the sigmoid function and its implementation in FPGA[J].Application of Electronic Technique，2017，43(8)：49-51.

24、基于FPGA的免疫层析信号数据采集系统

摘要： 提出了一种基于FPGA控制的免疫层析信号数据采集系统，系统由免疫层析模拟信号采集模块、FPGA数字控制模块和上位机处理模块组成。FPGA数字控制模块由A/D驱动、电机驱动和数据传输模块组成，其主要工作流程是电机转动的同时控制TM7705同步采样，并在RAM中缓存采样数据。该系统能够实现试条检测的控制，检测结果表示线性度为R2=0.998，灵敏度为0.027 7 mL/μg，最低检测浓度为1.95 μg/mL，重复性小于5%。该系统检测灵敏度较高、一致性稳定，具有较好的实用性和可扩展性。

中文引用格式： 李国庆，魏建崇，王志炯，等. 基于FPGA的免疫层析信号数据采集系统[J].电子技术应用，2017，43(7)：88-91，95.

英文引用格式： Li Guoqing，Wei Jianchong，Wang Zhijiong，et al. Data acquisition system for immunochromatographic singal based on FPGA[J].Application of Electronic Technique，2017，43(7)：88-91，95.

25、基于FPGA的交通视频快速去雾系统的设计与实现

摘要： 针对雾天交通监控视频图像退化问题，提出了一种基于FPGA架构的雾天交通视频图像快速去雾系统。首先将采集到的实时图像数据缓存到SDRAM中，然后在亮度分量基础上估计传播图，最后基于大气散射模型复原清晰图像。该系统利用FPGA并行运算处理能力强、逻辑资源丰富等特性，针对PAL制式640×480彩色图像，处理速度为60帧/s。实验结果表明，该系统在保证输出视频质量的前提下达到了很好的去雾效果。

中文引用格式： 高全明，孙俊喜，刘广文，等. 基于FPGA的交通视频快速去雾系统的设计与实现[J].电子技术应用，2017，43(6)：71-74.

英文引用格式： Gao Quanming，Sun Junxi，Liu Guangwen，et al. Design and implementation on the system of high speed fog removal in traffic video images based on FPGA[J].Application of Electronic Technique，2017，43(6)：71-74.

26、基于FPGA的GPS基带产生与控制模块设计

摘要： 全球定位系统（GPS）基带信号可以用于导航定位设备的研发、性能测试以及生成式欺骗干扰信号的产生。针对一种基于现场可编程门阵列（FPGA）的GPS基带信号产生与控制模块进行研究，主要通过硬件电路设计和软件代码编写，利用FPGA生成C/A码、P码，利用直接数字式频率合成器（DDS）产生L1、L2载波等功能，实现了多路可控增益GPS信号同时输出。测试结果表明，本设计输出增益可调、输出频点可控，可以为射频模块提供多路基带信号及控制信号。

中文引用格式： 左小普，杨祖芳，潘伟，等. 基于FPGA的GPS基带产生与控制模块设计[J].电子技术应用，2017，43(6)：64-67.

英文引用格式： Zuo Xiaopu，Yang Zufang，Pan Wei，et al. The design and realization of GPS baseband generation and control module based on FPGA[J].Application of Electronic Technique，2017，43(6)：64-67.

27、基于HPS和FPGA的图像压缩感知编解码系统

摘要： 针对图像编码与重构系统的实际需求，设计了一种基于HPS和FPGA的图像处理系统。该系统实现了图像的实时采集、压缩、传输和重构。系统采用DE1-SoC开发板，在FPGA中设计了D5M摄像头、SDRAM、VGA的IP核，在QSYS中利用AXI和Avalon总线连接IP核，利用Linux C编程在HPS中实现了图像的压缩感知(CS)编码和传输，在MATLAB上位机中接收压缩数据并实现图像的重构，减少了FPGA资源使用和设计复杂度。结果表明，该系统能够实现任意自然图像的处理，图像压缩比约为8%，PSNR约为41 dB，应用灵活，可移植性强，能够满足实际工程的需要。

中文引用格式： 翁天阳，庄宇，于玮，等. 基于HPS和FPGA的图像压缩感知编解码系统[J].电子技术应用，2017，43(5)：90-93.

英文引用格式： Weng Tianyang，Zhuang Yu，Yu Wei，et al. Image compressed sensing coding and reconstruction system based on HPS and FPGA[J].Application of Electronic Technique，2017，43(5)：90-93.

28、基于FPGA的小型化实时CMOS成像处理系统

摘要： 针对成像处理系统的实时性和小型化的问题，设计了一种基于Cyclone IV系列FPGA的CMOS数据采集处理系统，实现了图像的实时采集、处理和双通道输出；通过体系结构上的优化实现了系统的小型化设计。介绍了系统总体框架、硬件体系结构、FPGA功能模块以及图像预处理算法等。最后对系统进行了功能性实验，在满足双通道实时显示的情况下，可以实现图像增强等实时处理，表明该系统具有一定的实用价值。

中文引用格式： 张龙祥，王向军，曹雨. 基于FPGA的小型化实时CMOS成像处理系统[J].电子技术应用，2017，43(5)：78-81，85.

英文引用格式： Zhang Longxiang，Wang Xiangjun，Cao Yu. Design of miniaturized real-time CMOS image processing system based on FPGA[J].Application of Electronic Technique，2017，43(5)：78-81，85.

29、一种HEVC标准中IDCT变换的FPGA实现

摘要： 为降低新一代高效视频编码(HEVC)标准中解码端多尺寸逆离散余弦变换(Inverse Discrete Cosine Transform，IDCT)中的资源消耗，设计了一种IDCT硬件电路结构。通过使用现场可编程门阵列(Field-Programmable Gate Array，FPGA)内部嵌入式RAM单元进行矩阵转置运算，从而减少了对内部寄存器的使用。对IDCT系数矩阵进行分解得到不同尺寸下的统一运算电路结构，利用流水线技术实现对运算单元的加速，同时采用并行数据调度减少数据处理等待时间。设计结果表明，设计吞吐量为3.6点/时钟周期，满足了4k×2k@30 f/s视频信号的实时处理需求。

中文引用格式： 黄友文，董洋. 一种HEVC标准中IDCT变换的FPGA实现[J].电子技术应用，2017，43(5)：38-40.

英文引用格式： Huang Youwen，Dong Yang. An IDCT transform implementation on FPGA in HEVC[J].Application of Electronic Technique，2017，43(5)：38-40.

30、基于FPGA的TMR电路跨时钟域同步技术

摘要： 三模冗余(TMR)电路中的跨时钟域信号可能会受到来自信号偏差和空间单粒子效应(SEE)的组合影响。通过建立数学模型，对这两个问题进行分析和量化。最后针对长脉宽和短脉宽源信号的不同情况，提出了相应的解决方案。

中文引用格式： 赖晓敏，泮朋军，罗唤霖，等. 基于FPGA的TMR电路跨时钟域同步技术[J].电子技术应用，2017，43(1)：32-34，38.

英文引用格式： Lai Xiaomin，Pan Pengjun，Luo Huanlin，et al. Synchronization technology for TMR circuits across clock domains based on FPGA[J].Application of Electronic Technique，2017，43(1)：32-34，38.

31、一种基于FPGA实现的优化正交匹配追踪算法设计

摘要： 针对压缩感知重构算法中正交匹配追踪(OMP)算法在每次迭代中不能选取最优原子问题，对OMP算法进行优化设计，保证了每次迭代的当前观测信号余量最小，并提出了一种基于FPGA 实现的优化OMP算法硬件结构设计。在矩阵分解部分采用了修正乔列斯基(Cholesky)分解方法，回避开方运算，以减少计算延时，易于FPGA实现。整个系统采用并行计算、资源复用技术，在提高运算速度的同时减少资源利用。在Quartus II 开发环境下对该设计进行了RTL 级描述，并在FPGA仿真平台上进行仿真验证。仿真结果验证了设计的正确性。

中文引用格式： 蒋沅，沈培，代冀阳，等. 一种基于FPGA实现的优化正交匹配追踪算法设计[J].电子技术应用，2015，41(10)：73-76，80.

英文引用格式： Jiang Yuan，Shen Pei，Dai Jiyang，et al. An orthogonal matching pursuit algorithm optimization design based on FPGA implementation[J].Application of Electronic Technique，2015，41(10)：73-76，80.

32、基于CAZAC序列的OFDM时频同步方案及FPGA实现

摘要： 提出了一种基于CAZAC序列的OFDM时频同步方案，给出了方案各部分的FPGA实现框图和硬件电路实测效果。首先利用时域同步参考符号进行分段相关得出定时估计，然后结合最大似然法进行粗小偏估计，再将同步参考符号和FFT解调变换至频域，利用两个符号中所填充的CAZAC序列的差异性完成整偏估计，最后使用这两个同步参考符号进行细小偏估计。理论分析与仿真结果表明，与传统方案相比，本方案定时估计性能较好，频偏估计精度高，同时具有很好的工程实用性。

中文引用格式： 常凝，闫瑞军，胡涵飞. 基于CAZAC序列的OFDM时频同步方案及FPGA实现[J].电子技术应用，2016，42(10)：108-111，115.

英文引用格式： Chang Ning，Yan Ruijun，Hu Hanfei. Timing and frequency synchronization scheme based on CAZAC sequence and its FPGA implementation[J].Application of Electronic Technique，2016，42(10)：108-111，115.

33、基于Sobel算法图像边缘检测的FPGA实现

摘要： 针对嵌入式软件无法满足数字图像实时处理速度问题，提出用硬件加速器的思想，通过FPGA实现Sobel边缘检测算法。通过乒乓操作、并行处理数据和流水线设计，大大提高算法的处理速度。采用模块的硬件设计，保证了系统的可移植性和系统的扩展性。最后使用Verilog HDL编程实现算法处理，并用Modelsim和MATLAB进行了仿真和验证。

中文引用格式： 杜正聪，宁龙飞. 基于Sobel算法图像边缘检测的FPGA实现[J].电子技术应用，2016，42(10)：89-91，95.

英文引用格式： Du Zhengcong，Ning Longfei. Image edge detection based on Sobel algorithm in FPGA implementation[J].Application of Electronic Technique，2016，42(10)：89-91，95.

34、基于FPGA的GPS接收机基带处理硬件在环系统

摘要： 针对GPS跟踪环路参数调试繁琐复杂、FPGA反复编译耗时多的问题，设计了一种基于FPGA的GPS接收机基带处理硬件在环系统。该系统以FPGA设计的GPS基带处理为核心，完成卫星信号的采集和基带信号处理，并将处理结果通过以太网实时传送到Simulink设计的跟踪环路进行处理，在处理完成后反馈到FPGA的基带处理单元，完成卫星信号的捕获和跟踪。经测试，该系统实现了卫星信号的捕获和跟踪，验证了该平台的有效性和准确性，提高了GPS跟踪环路的设计、调试、验证、实现的效率,对快速开发卫星导航芯片和系统具有积极作用。

中文引用格式： 王家燃，王峰，魏东明，等. 基于FPGA的GPS接收机基带处理硬件在环系统[J].电子技术应用，2016，42(7)：60-63.

英文引用格式： Wang Jiaran，Wang Feng，Wei Dongming，et al. Hardware-in-the-Loop system of GPS receiver baseband processor based on FPGA[J].Application of Electronic Technique，2016，42(7)：60-63.

35、基于5G无线通信的稀疏码多址接入系统的FPGA实现

摘要： 在理解无线通信多址接入的基础之上，提出了一种低复杂度的基于5G无线通信的稀疏码多址接入系统的FPGA实现方案，利用可综合的Verilog语言在QuartusII及ModelSim平台下完成了电路的设计综合仿真及FPGA验证，结果证明该设计实现功能完备，可以实际应用。

中文引用格式： 宋春雪，文萍，张学晨. 基于5G无线通信的稀疏码多址接入系统的FPGA实现[J].电子技术应用，2016，42(7)：8-12.

英文引用格式： Song Chunxue,Wen Ping，Zhang Xuechen. FPGA implementation of the sparse code multiple access system based on 5G wireless communication[J].Application of Electronic Technique，2016，42(7)：8-12.

36、基于FPGA的LFSR异步加解密系统

摘要： 线性反馈移位寄存器（LFSR）伪随机序列作为流密码的一种，具有原理清晰、不可预测性强的特点，被广泛应用于各种加解密场合。针对目前基于LFSR的加解密系统只能应用于同步工作模式的局限性，设计了一种可配置的LFSR异步加解密系统，并对其进行了基于FPGA的硬件实现。实验结果显示，其既具备LFSR序列的优秀性能，又可以实现异步加解密，具有一定的实际应用价值。

中文引用格式： 潘必韬，聂小龙，王祖强. 基于FPGA的LFSR异步加解密系统[J].电子技术应用，2016，42(6)：56-58.

英文引用格式： Pan Bitao，Nie Xiaolong，Wang Zuqiang. Asynchronous LFSR encryption system based on FPGA[J].Application of Electronic Technique，2016，42(6)：56-58.

37、视频缩放在FPGA中的应用和实现

摘要： 针对某显示系统中监控视频控制器的实际需求，设计了一种可实现四路视频信号实时缩放的电路架构。通过权衡几种常用图像缩放算法的显示质量和硬件可行性，选择用双线性插值算法实现视频的缩放，并在FPGA平台上以双口RAM资源构建的线缓存作为算法硬件实现，该算法主要由视频数据缓冲模块、插值系数产生模块以及整体控制模块构成。本设计在满足视频缩放质量要求的基础上，避免了采用过于复杂算法而消耗过多的FPGA资源，有效地解决了视频缩放时原始图像信息量丢失导致图像失真的问题。结果表明，该设计能够实现任意比例的视频缩放，实时性高，应用灵活，缩放后显示效果良好，能够满足实际工程的要求。

中文引用格式： 张梁，王景存,梅镖. 视频缩放在FPGA中的应用和实现[J].电子技术应用，2016，42(6)：34-37.

英文引用格式： Zhang Liang，Wang Jingcun，Mei Biao. Application and implementation of video scaling algorithm based on FPGA[J].Application of Electronic Technique，2016，42(6)：34-37.

38、基于SRAM型FPGA的SEU敏感性研究

摘要： 目前星载信号处理平台中大量使用商用芯片，但商用芯片抗辐射能力较弱，在空间环境下常出现单粒子翻转(Single Event Upset，SEU)，从而造成系统功能紊乱，甚至中断。提出以星载信号处理平台中大量使用的SRAM型FPGA为研究对象，采用故障注入的方式研究FPGA中不同硬件资源对于SEU效应的敏感性问题。根据不同资源对SEU效应表现出不同敏感性的结论，可在SRAM型FPGA的抗SEU防护上进行有针对性的设计。

中文引用格式： 冯兴，王大鸣，张彦奎，等. 基于SRAM型FPGA的SEU敏感性研究[J].电子技术应用，2016，42(5)：53-56.

英文引用格式： Feng Xing，Wang Daming，Zhang Yankui，et al. SEU sensitivity research in SRAM-based FPGA[J].Application of Electronic Technique，2016，42(5)：53-56.

39、基于FPGA抗高冲击机载雷达回波存储系统设计

摘要： 机载多普勒雷达回波正交两路信号数据量大，传输速率高。机载环境复杂并且如果发生空难，存储设备跌落将经受高冲击作用，壳体极易变形使内部电路损坏，导致所记录数据丢失。传统总线式控制数据记录仪存储容量小，传输速率慢，无法承受跌落冲击。针对这些问题，设计了基于硬件控制的双通道雷达回波存储系统，可以存储两路共128 GB数据，存储速率可达160 MB/s，并提出合理的机械结构设计，进行两级缓冲防护。实验结果表明，系统在高冲击恶劣环境下数据可以有效回读。

中文引用格式： 范国浩，张艳兵，李新娥. 基于FPGA抗高冲击机载雷达回波存储系统设计[J].电子技术应用，2016，42(4)：78-80，84.

英文引用格式： Fan Guohao，Zhang Yanbing，Li Xine. Design of airborne radar echo storage system with high impact resistance based on FPGA[J].Application of Electronic Technique，2016，42(4)：78-80，84.

40、基于FPGA的改进结构的DDS设计与实现

摘要： 主要介绍了数字频率合成器的原理和杂散来源，给出了节约存储空间的ROM表的压缩算法，采用相位抖动和平衡DAC方法对DDS结构进行了改进，抑制了相位截断误差和减小了DAC非理想特性的影响。仿真分析了用于相位抖动的随机序列周期性对杂散的影响，最后基于FPGA平台实现了改进结构的DDS，并对结果进行了测试。测试结果表明DDS用作跳频器时，杂散抑制优于40 dBc。采用此种方法设计的DDS杂散抑制度高，稳定性好，性能优越。

中文引用格式： 王硕，马永奎，高玉龙，等. 基于FPGA的改进结构的DDS设计与实现[J].电子技术应用，2016，42(3)：28-30，34.

英文引用格式： Wang Shuo，Ma Yongkui，Gao Yulong，et al. Design and implementation of the improved structure of DDS based on FPGA[J].Application of Electronic Technique，2016，42(3)：28-30，34.

41、基于OTSU算法的FPGA实时绕距测量系统

摘要： 随着FPGA芯片集成度的提高，加之其价格低廉的优势，越来越多的视频图像处理平台采用基于FPGA技术的方案。设计并实现了一个基于OTSU算法的FPGA实时绕距测量系统。首先设计了视频图像灰度化的非浮点运算实现，然后详细讨论了OTSU算法的硬件实现方案，包括其原理、公式简化、流水线处理等。经过OTSU算法处理之后，接着通过统计二值图像中双绞线部分的列宽，计算两个最窄列宽之间的距离即绕距。最后在片上可编程系统上编写软件模块实现功能。

中文引用格式： 林宜丙，石守东，孙书丹. 基于OTSU算法的FPGA实时绕距测量系统[J].电子技术应用，2015，41(7)：15-18，22.

英文引用格式： Lin Yibing，Shi Shoudong, Sun Shudan. The FPGA real-time distance measuring system based on OTSU algorithm[J].Application of Electronic Technique，2015，41(7)：15-18，22.

42、基于FPGA的数字卷积加减速算法的设计与实现

摘要： 为了减小计算量，引入了数字卷积采用FPGA硬件编程的方式实现加减速控制算法，提高了算法的稳定性和运算速度；为了减小速度误差和位置误差，在不同情况下采用相应的补偿算法来实现对定点数运算过程中的余数处理；针对数字卷积运算之前产生的余数，在速度序列的末尾添加速度补偿序列来消除余数误差；对于数字卷积运算过程中产生的余数，采用余数累加的方式来减小余数误差。

全文链接： http://www.chinaaet.com/article/3000010026

中文引用格式： 程文雅，高敏，李盛培. 基于FPGA的数字卷积加减速算法的设计与实现[J].电子技术应用，2015，41(8)：43-46.

英文引用格式： Cheng Wenya，Gao Min，Li Shengpei. Design and implementation of a FPGA-based digital convolution acceleration and deceleration algorithm[J].Application of Electronic Technique，2015，41(8)：43-46.

43、基于FPGA实现AES的侧信道碰撞攻击

摘要： 为了解决攻击点在能量迹中具体位置的识别问题，在对侧信道碰撞攻击技术研究的基础上，提出了通过计算能量迹中每个采样点的方差来识别攻击点的方差检查技术。

中文引用格式： 郭建飞,王忠,严迎建,郭朋飞.基于FPGA实现AES的侧信道碰撞攻击[J].电子技术应用,2014,40(10):66-68+71.

培训信息

也可以直接点击网址访问

Vivado设计锁定与增量编译（附工程）

在上一篇文章中曾提到为了某些端口信号（上升沿和下降沿同时采样）的时序约束，可以采用Quartus工具把接口模块锁定在FPGA上的分配管脚的相应位置，这样在此基础上可以增加其它模块代码重新综合后，被锁定的接口模块是不会被改变的。这种方式在Vivado中也有，本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍，文中有对应工程的下载地址。友情提示：（1）增量编译只允许修改当前工程不超过5%的时候才有效，一般应用于较大工程添加修改chipscope监测信号使用；（2）逻辑模块锁定不是解决时序问题的最终办法，仅用来确认某些FPGA管脚的时序问题，实际中常常采用原语例化BUFG之类的处理模块来解决，而内部模块的时序问题还是需要必须认真的修正的！

Quartus的逻辑锁定

该部分引用本公众号上一篇时序约束文章中的内容，在Quartus中采用逻辑锁定的办法来解决FPGA和外部接口的时序问题，也就是输入输出的寄存Rxd/Txd的寄存器到外部器件寄存器的时序问题。

GMII接收数据路径分析

Tpcb是外部PCB板上数据的延时，Tdata_i是数据的输入延时，Gmii_rx_interface相当于Rxd进入FPGA后的第一个寄存器模块（可以专门写一个接口模块，将Rxd数据打一拍，用于接收数据）。如果Gmii_rx_interface距离接口Rxd较远，Tdata_i的路径较长，布局布线时Rxd的八根线时延相差可能就比较大，所以我们应让这个模块放在距离Rxd接口较近的地方。

Quartus软件中有一个LogicLock（物理分区）功能，把Gmii_rx_interface模块建立成一个LogicLock分区但并不对分区位置和大小进行固定，然后重新编译工程。布局布线后就可以在chipplaner工具中看到这个分区的位置，如下图所示（放大可以看清），Gmii_rx_interface模块距离Rxd接口位置很远，布局布线时，输入信号要绕很长一段距离才会到达输入的寄存器，资源占用很多时，Rxd的8根数据线长度不一，很容易造成时序问题。

未固定分区位置时布局布线结果

把Gmii_rx_interface模块分区移动到Rxd接口附近进行固定然后重新编译工程，布局布线后该逻辑分区就会在Rxd接口附近，从而保证输入数据接口进入FPGA的第一个寄存器的时延在一定范围内，保证时序要求。

采用LogicLock后，GMII寄存器接口位置

Vivado设计锁定与增量编译

1、研究目标

希望把之前验证过的模块固定在fpga上某个位置，然后再在这个基础上添加其它代码再进行增量编译，不会影响之前已经固定好的模块。

2、设计锁定与增量编译方法

为了实现对模块的布局（place）、布线（route）的锁定，仅适用增量编译是不够的，因为增量编译的本质目的是为了实现编译时间的缩短，还需要引入设计锁定，设计锁定的TCL命令是：

lock_design–level routing

下面举例说明具体的操作方法。

（1）建立工程：建立一个工程，走完综合实现的流程，如图1所示，该工程将作为样例工程（工程名：incre_compile_demo），将该工程备份一份（工程名：initial_project,后面对比要用到这个工程）；

图1 建好的工程

（2）找到dcp文件：增量编译需要有一个参考文件，这个参考文件是“参考设计”实现之后生成的，后缀是“.dcp” ，该文件的路径一般在“..\project_1\project_1.runs\impl_1”路径下，如图2所示，新建一个文件夹（名字是dcp_file），将该文件复制到其中，如图3所示；

图2 dcp文件

图3 新建文件夹，复制dcp文件

（3）锁定设计：前面说道，简单的增量编译是不能保证模块固定在某个位置的，为了实现这一点，需要对设计进行锁定，方法是，打开一个新的Vivado界面，然后打开dcp_file文件夹下的dcp文件（注意选择“open checkpoint”），如图4所示；打开后，在TCL Console中输入命令：“lock_design –level routing”，点击左上角保存，如图5所示，做完这一步后，设计就锁定好了，dcp文件就可以用了；

图4 vivado打开dcp界面

图5 锁定设计并保存

（4）增量编译：

1）修改代码，将顶层模块（test_compare.v）line263-line266注释取消，保存，如图6所示；

图6 改代码

2）在主界面菜单栏处，点：Flow> Create Runs；

3）选both，点next，如图7所示；

图7 选both

4）勾选make active，点next，如图8所示；

图8 make active

5）选Do notlaunch now，点next，如图9所示；

图9 Do not launch now

6）完成后如图10所示；

图10 新的run已建好

7）在impl_2右键，选择“Set Incremental Compile”，选择步骤（3）中准备好的dcp文件，示意图如图11所示（注意这只是一个示意图，图中选的文件不是步骤（3）准备好的那个文件）

8）开始综合、实现，完成增量编译过程。

图11 选择参考dcp文件

3、正确性验证

怎么证明增量编译后，原始设计成功锁定了呢？我们来做一个对照实验。

样本1：原始工程，名称是: initial_project;

样本2：增量编译工程，名称是: incre_compile_demo;

样本3：原始工程复制一份出来，不进行增量编译，直接修改代码（见图6），重新综合实现，名称是：modify_project。

打开三个工程，之后open implemented design，选取几个模块，观察其在FPGA上的位置，发现样本1和样本2位置完全一样，而样本3和前两个样本不一样，说明设计锁定是成功的，如图12、13、14所示。

图12 样本1位置观察

图13 样本2位置观察

图14 样本3位置观察

上述实例工程百度网盘下载链接：

链接：https://pan.baidu.com/s/1EuRnBF3aPR3YFrBMCl2e-Q

提取码：v1tr

Vivado下如何锁定设计的模块的布局布线

Xilinx官方论坛上也有相关问题的回答。

https://forums.xilinx.com/t5/Vivado/Vivado%E4%B8%8B%E5%A6%82%E4%BD%95%E9%94%81%E5%AE%9A%E8%AE%BE%E8%AE%A1%E6%A8%A1%E5%9D%97%E7%9A%84%E5%B8%83%E5%B1%80%E5%B8%83%E7%BA%BF/td-p/885693。

Vivado下如何锁定设计模块的布局布线

问题：

我现在设计了一个延时模块，应用后需要把该模块的布局和布线全部锁定，然后在别的项目中直接调用。现在布局没有问题。可以通过约束文件来锁定，就是布线不能大范围锁定，否则应用时会失败。我已经尝试过增量编译（调用DCP文件）的功能，发现在增量编译中布局布线并不是全部不变的，个别走线也是会变的。请问有办法把布线也固定下来吗？（Tool: Vivado17.3 Device: K7）

回答1：如果你用的是Ultrascale/Ultrascale+ , 我觉得PR是个不错的选择，你的目标模块可以放在静态部分，只占据很小的一块面积，剩下大块的动态部分.但是7系列有很多primitive不能放在动态，静态的部分包含的逻辑过多，剩下供你修改的逻辑偏少，不太适合目前的应用场景.

回答2：关于锁定某一个net的布线路径，请参考以下步骤：

打开跑完布局布线的工程，Open Implemented Design找到你要锁定布线的net，选中，右键菜单点击Fixed Routing，如下图所示:

3. Tcl Console里面会打印出一些命令，然后在Tcl Console里面敲命令：write_xdc <path>/dirt.xdc

4. 打开导出的xdc，在最下面的部分会有所有元件的位置锁定以及FIXED_ROUTE，示例如下：

5. 另外还需注意的是，负载中有LUT的话需要将LUT的输入pin也锁住。以下图的LUT2为例，在其property窗口中找到Cell pins，信号是连到LUT2的I0端，映射到BEL pin是A3。

因此上述导出的位置锁定约束中还有一个LOCK_PINS的设置：

set_property LOCK_PINS {I0:A3} [get_cells clk_gen_i0/rst_meta_i_1]

6. 将这部分有关锁定的约束拷贝到你工程的约束文件中，重新跑implementation，这条线会按照原先的结果布。

温馨提示：

我们并不建议完全锁死某个模块的所有布线，当合入的工程比较复杂，用到的布线资源较密集时，工具没有灵活性去调整和优化，有很大的概率会布线失败。

划分静态区和动态区

除了上述的逻辑锁定方法之外，Xilinx 的FPGA还提供了静态区和动态区的划分也可以实现逻辑的锁定。只不过静态区占据了大多数的空间，动态区是可以随意修改的小部分空间。

FPGA提供了现场编程和重新编程的灵活性，无需通过改进的设计进行重新制造。部分重配置（PR）进一步提高了这种灵活性，允许通过加载部分配置文件（通常是部分BIT文件）来修改操作FPGA设计。在完整的BIT文件配置FPGA之后，可以下载部分BIT文件以修改FPGA中的可重配置区域，而不会影响在未重新配置的设备部分上运行的应用程序的完整性。

部分可重构的基本前提

如图所示，通过下载几个部分BIT文件A1.bit，A2.bit，A3.bit或A4.bit中的一个来修改在重新配置块A中实现的功能。 FPGA设计中的逻辑分为两种不同的类型，可重构逻辑和静态逻辑。 FPGA块的灰色区域表示静态逻辑，标记为Reconfig Block“A”的块部分表示可重配置逻辑。静态逻辑仍然有效，并且不受加载部分BIT文件的影响。可重配置逻辑由部分BIT文件的内容替换。

为什么在单个FPGA器件上动态地对多个硬件进行时间复用的能力是有利的。这些包括：

•减小实现给定功能所需的FPGA器件尺寸，从而降低成本和功耗

•为应用可用的算法或协议选择提供灵活性

•实现设计安全性的新技术

•提高FPGA容错能力

•加速可配置计算

除了减小尺寸，重量，功耗和成本之外，部分重配置还可以实现没有它的新型FPGA设计。

更详细介绍请参考官方文档：

UG909: Design Considerations and Guidelines for 7 Series and Zynq Devices

有关部分可重构部分的内容请继续关注我们的公众号后续内容，通过ICAP实现对单个LUT的在线实时修改，敬请期待。

实现不同模块的物理隔离

我们还可以通过Xilinx分区技术，来实现不同模块布局布线在同一块FPGA芯片的不同位置，中间可以用隔离栅栏来隔离开。

使用CLB平铺的水平和垂直隔离栅栏的PlanAhead工具视图

通过Xilinx分区技术，可以在单个FPGA中开发出包含多个隔离功能的安全可靠的单芯片解决方案。在使用FPGA设计技术和编码样式时，只需对开发流程进行适度修改即可实现安全或安全关键的解决方案。 IDF开发要求设计人员在设计过程中更早地考虑布局规划，以确保在逻辑，路由和I / O缓冲器（IOB）中实现适当的隔离。除了早期布局规划之外，开发流程是基于分区的（即，用户希望隔离的每个功能必须处于其自己的层次结构级别）。从这里开始，设计师可以采用两种方法中的一种。如果设计者希望确保不会发生不必要的冗余优化，则必须独立于其他分区来合成和实现每个隔离的功能。实现每个分区后，设计将合并为扁平FPGA设计，以进行器件配置。如果设计者希望使用其他技术来防止这种优化，他们可以合成完整的设计，同时小心维护至少一个层次结构，使得IDF约束可以应用于需要隔离的每个分区。虽然这种流程要求FPGA设计人员脱离传统的FPGA开发流程，但分区方法确实具有一定的优势。如果隔离分区在设计周期的后期需要更改，则仅修改该特定功能，而其余分区保持不变。

上图示例设计包括两个冗余高级加密标准（AES）加密模块，其输出发送到比较器（COMPARE）块，以及用于缓冲和隔离数据和键输入的I / O（INOUT）模块。冗余AES加密模块，比较功能和I / O（INOUT）模块都在一个FPGA中实现隔离。该设计可以通过位于其中一个AES引擎上的按钮注入错误。由比较块驱动的LED指示AES模块的输出何时不匹配。

另外，在Zynq-7000系列FPGA内部带有ARM硬核的FPGA内部也是实现了PS部分（ARM硬核）和PL部分（FPGA部分）的隔离。如下图：

更多详情请参考文档：

Developing Secure and Reliable Single Device Designs with Xilinx 7 Series FPGAs or Zynq-7000 AP SoCs Using the Isolation Design Flow。

后面两个部分的文档也可通过百度网盘下载：

链接：https://pan.baidu.com/s/14sVpfXYSWIgPP2mFfuCqKw

提取码：f08u

全文完。