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nand页大小物联网：关于Nand flash读写范围的问题

发布时间 : 2024-10-09

作者 : 小编

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物联网：关于Nand flash读写范围的问题

物联网：Nand flash读写范围的问题

很多时候对nand的操作都是通过主控的nand控制器直接完成，或者更多时候是通过MTD标准操作接口完成读写擦的过程，然而有些细节问题有必要在这里讨论一下，我分为以下几点进行说明：

1、擦除过程 ：擦除过程是将0变成1的过程，即充电的过程(比如SLC中，当低于某个电压值表示0，高于这个电压值则表示1；而对于MLC来说可以有多个阈值，所以可以保存更多bit)。擦除过程是按块进行的，但启始地址是页地址，不过擦除过程在内部是有边界对齐的，也就是说当擦除启始地址不是块对齐时，只能擦除本块，而不能垮越到第二个块继续擦除，也就是无论我们给的地址是否页对齐，本块都将擦除，不会有任何保留。

需要注意的是：块擦除时每一页的oob区也同时被擦除掉了,所以一般擦除前先读取块的第一页的两个字节看是否为0xff(512Byte页大小nand的坏块信息放在第6个字节中，ECC占用0、1、2、3、6、7字节;2k页大小的nand有24位ECC放在oob区的40-63字节处)，不是的话就不要擦除，0xff表示正常，其它值表示错误，否则将会擦掉所有坏块信息，尤其是出厂时写入的。

2、写入过程 ：写入过程就是将1变成0的过程，即，放电降压的过程，理论上在写之前一定要先擦除，但实际上只要之前的值为1，不用擦也可以写入(举个例子，比如某一存储单元存放的值为7，那么可以写入比7小的值，比如6，然而反过来则不行，即，未擦之前是不能将6改写成7的)。写入过程可以是任意地址，如果不满一页(开头、中间、结尾都可以任意写入)，剩下没有写入的存储单元不会因为未写而变成1，而是保持之前的状态不变(因为只有擦除才会变成1)。写入过程在内部也是有边界对齐的，也就是说写入起始地址不是页对齐时，只能从当前字节写到本页结尾，而不能垮越到第二个页继续写，即使写入长度够长，也不能一次写入垮越两页。

3、读取过程 ：读取过程只是通过解码电路将存储阵列中的电压信号变换成数字信号，并输出到nand的页缓冲器中，然后依次按一个或多个字节顺序读出的过程。读取过程在nand内部也是有边界对齐的，也就是读取起始地址不是页对齐时，只能从当前字节开始读到本页结尾，而不能垮越到第二页继续读取，即使读取长度够长，也不能一次垮越两页读取。

4、读写过程 ：前面的读写过程中的页大小问题，假如：page=2048Byte，oob=64Byte，那么，理论上要读写oob时，需要给出大于2048的列地址，但实际上在读取前面的2048字节数据区时，如果在不重新下达命令并给出列地址的情况下而继续向后读写数据，是可以直接读写oob区的，除非是要单独对oob区进行操作。其实对于oob区来说，nand并没有做过多特殊处理，就是多出来的数据区而已，只是大家约定在这里可以存放一些校验和坏块信息等，如果不存放这些信息，那么oob就是普通数据区。

5、操作地址 ：对一个1GByte的nand，可以用30位二进制来表示地址，即A0-A29,当我们希望读取某一个地址中的数据时，那么应该怎样给出这个地址呢，比如我要访问0x9000000这个地址开始的数据，那么这个地址又是否包含oob区域呢(实际上并不包含)。

首先对于nand操作本身来说就没有比页更小的单位(但是可以按字节读写)，所以我们给出的地址其实是要进行地址分解的，分解为行地址(页偏移)和列地址(页内偏移)，比如K9K8G08U0B(page=2048Byte)就从A11开始分，A0-A10为列址，A11-A29为行地址，那么oob怎么访问呢，

举个例子：

假如我们要访问的地址是2050，那么现在开始分解，首先将2050右移11位，即除以2048进行页对齐处理，其实就是将A0-A10作为列址，A11-A29作为行地址，分别放到两个变量中结果就是row=1，col=2，那么最后读写的数据到底是什么呢(如果包含oob区域，那读写的数据肯定是oob区的数据)，实际上就是跳过第一页(跳过包括oob区域)到第二页中读写2这个地址的数据。

到这里我们应该清楚了，不管用户给出什么样的地址，这个地址偏移都是针对数据区域而不会包含oob区的，如果非要读取oob区，那么在分解地址的时候，可以将列地址加上2047(col=col+2047)，否则读写的就只是数据区(如果读完数据区继续向后读写的话也可以读写到oob区，因为系统会自动累加列地址)。

以上信息只是在s5pv210作为主控，操作K9K8G08U0B得出的结论，不同主控和nand型号可能会略有不同。

3D NAND，1000层

据Xtech Nikkei报道，Kioxia 首席技术官 (CTO) Hidefumi Miyajima 表示，该公司计划到 2031 年批量生产超过 1,000 层的 3D NAND 内存。在东京城市大学举行的第 71 届应用物理学会春季会议上的演讲中，Miyajima 讨论了在 3D NAND 器件中实现超过 1000 层的技术挑战和解决方案。

增加 3D NAND 器件中的有源层数量是当今提高闪存记录密度的最佳方法，因此所有 3D NAND 制造商都努力每 1.5 到 2 年就推出新的工艺节点来实现这一目标。每个新节点都会带来一些挑战，因为 3D NAND 制造商必须增加层数并横向和纵向缩小 NAND 单元。这个过程要求制造商在每个新节点都采用新材料，这是一项重大的研发挑战。

图1：NAND 闪存公司正在竞相开发通过高堆叠增加容量的技术。

2013年前后，NAND Flash的容量提升方式从小型化转向分层化。目前，各家公司都在竞相量产200层以上的3D NAND（图1）。小型化的限制是由于器件操作的物理限制和光刻成本的增加，但对于堆叠而言，“如何降低工艺成本已成为与光刻一样大的问题。”

蚀刻工艺对制造成本的影响特别大。3D NAND 的多层薄膜形成后，通过等离子蚀刻产生大量孔（存储孔），从顶层贯穿底层。该工艺是通过在孔中沉积氧化膜、氮化膜等来制造多层存储单元。

内存孔的直径约为100纳米，深度为数微米，因此能够快速、均匀地钻出大深宽比孔的蚀刻技术至关重要。每 300mm 晶圆上的存储孔数量达到数万亿个。

这种蚀刻工艺“大约需要一个小时。因为需要时间，所以需要增加设备数量，使其成为（对于3D NAND）成本最高的工艺”。随着堆叠层数的增加以及存储孔的深宽比的增加，蚀刻所需的时间呈指数增长，从而增加了制造成本。均匀加工难度的增加也往往是降低产量的一个因素。

因此，对于Kioxia的第8代产品，我们没有一次性构建218层，而是采用了分两步构建的方法。但又增加了新的困难，比如需要将下层和上层的内存孔完美对齐。

如今，Kioxia 最好的 3D NAND 器件是第八代 BiCS 3D NAND 存储器，具有 218 个有源层和 3.2 GT/s 接口（于 2023 年 3 月首次推出）。这一代引入了一种新颖的CBA（CMOS直接键合到阵列）架构，该架构涉及使用最合适的工艺技术单独制造3D NAND单元阵列晶圆和I/O CMOS晶圆并将它们键合在一起。其结果是产品具有增强的位密度和改进的 NAND I/O 速度，这确保了内存可用于构建最好的 SSD。

与此同时，Kioxia 及其制造合作伙伴 Western Digital 尚未披露 CBA 架构的具体细节，例如 I/O CMOS 晶圆是否包括额外的 NAND 外围电路（如页缓冲器（page buffers）、读出放大器和电荷泵）。通过分别生产存储单元和外围电路，制造商可以为每个组件利用最高效的工艺技术，随着行业向串堆叠等方法发展，制造商将获得更多优势，串堆叠肯定会用于 1,000 层 3D NAND。

值得注意的是，三星还预计将实现量产级1000层3D NAND。根据2022年9月的报道，该公司目前正在设计第 9 代和第 10 代 V-NAND 并进行原型设计，与当今的技术相比，层密度适当增加。三星目前正在出货其第七代 176 层 V-NAND，并计划在今年年底前发布基于其第八代 230 层设计的 V-NAND 芯片。后者采用 512 Gb 芯片，密度将提高 42%。

但三星正着眼于密度的更大幅度跃升，并预计到 2030 年实现 1,000 层 V-NAND 设计。三星还继续致力于 QLC（四级单元）技术，希望在提高存储位的同时提高性能密度。

3D-NAND 的层数有限制吗？

回顾 2D NAND，它采用平面架构，浮动栅极 (FG) 和外围电路彼此相邻。2007年，随着2D NAND的尺寸达到极限，东芝提出了3D NAND结构。

三星于 2013 年率先向市场推出了所谓的“V-NAND”。

3D 设计引入了多晶硅和二氧化硅的交替层，并将浮动栅极替换为电荷陷阱闪存 (CTF)。这些区别既有技术上的，也有经济上的。FG 将存储器存储在导电层中，而 CTF 将电荷“捕获”在介电层内。由于制造成本降低，CTF 设计很快成为首选，但当然不是唯一的。

IBM 研究员 Roman Pletka 指出：“尽管所有制造商都转向电荷陷阱单元架构，但我预计传统浮栅单元在未来仍将发挥不可忽视的作用，特别是对于容量或保留敏感的用例。”

然而，Hynix 表示，尽管采用了摩天大楼式堆叠的创新，但第一代 3D NAND 设计仍将外围电路保留在一侧。

最终，3D NAND 供应商将外围电路移至 CTF 下。用 SK Hynix 的术语来说，它现在是 Periphery Under Cell (PUC) 层。一方面，“4D NAND”比 CTF/PUC NAND 更短、更酷。另一方面，这最终是 3D NAND 的另一种变体，单位单元面积更小。针对较小占地面积的类似设计有不同的商标名称，例如 Micron 的 CMOS under Array (CuA)。

美光科技在 2022 年 7 月下旬宣布推出 232 层 NAND，并已投入生产，因此获得了吹嘘的资本。根据该公司的新闻稿，美光表示，其 232 层 NAND 是存储创新的分水岭，也是将 3D NAND 生产扩展到 200 层以上的能力的第一个证明。

美光还声称业界最快的 NAND I/O 速度为 2.4 Gbps，与上一代产品相比，每个芯片的写入带宽提高了 100%，读取带宽提高了 75% 以上。此外，232层NAND包含六平面TLC生产NAND，美光表示这是所有TLC闪存中每个芯片最多的平面，并且每个平面都具有独立的读取能力。

业内分析人士认为，这可能是此次公告中最令人印象深刻的部分。由于有六个平面，该芯片的表现就像是六个不同的芯片一样。

制造：优势与挑战

在早几年的 IEEE IEDM 论坛上，三星的 Kinam Kim 发表了主题演讲，他预测到 2030 年将出现 1,000 层闪存。这可能听起来令人头晕，但这并不完全是科幻小说。Imec 存储内存项目总监 Maarten Rosmeulen 表示：“相对 NAND 闪存的历史趋势线而言，这一速度已经放缓。” “如果你看看其他公司，比如美光或西部数据，他们在公开声明中提出的内容，你会发现他们的速度甚至比这还要慢。不同制造商之间也存在一些差异——看起来他们正在延长路线图，让它放慢速度。我们相信这是因为维持这个空间的运转需要非常高的投资。”

尽管如此，竞争风险仍然足够高，这些投资是不可避免的。“前进的主要方式，主要的乘数，是在堆栈中添加更多层，”Rosmeulen 说。“几乎没有空间进行 XY 收缩并缩小内存空洞。这很难做到。也许他们会在这里或那里挤压百分之几，将孔放得更近，孔之间的缝隙更少等等。但这并不是最大的收益所在。如果你能继续堆叠更多的层，密度只能以目前的速度显着提高。”

图 2：NAND 制造中的 3D 步骤

除了整个过程的核心不可避免的问题之外，进一步堆叠似乎是合理的。

“主要挑战在于蚀刻，因为你必须蚀刻具有非常高深宽比的非常深的孔，”Rosmeulen 说。“如果你看看上一代的 128 层，这大约是一个 6、7 或 8 微米深的孔，直径仅为 120 纳米左右，具有极高的纵横比，或者可能更高一点，但并非如此很多。蚀刻技术取得了进步，可以一次性蚀刻更深的孔，但速度不会更快。您无法提高蚀刻速度。因此，如果工艺流程以沉积和蚀刻为主，并且这些工艺步骤没有提高成本效率，那么添加更多层就不再能够有效地降低成本。”

蚀刻也只是多个步骤之一。“除了蚀刻之外，您还需要用非常薄的介电层上下均匀地填充这个孔，”Synopsys 的 Lin 说。“通常，由于晶圆的化学性质，沉积几纳米的层并不容易。在这里，他们必须一路向下才能填满。有亚原子层沉积方法，但仍然具有挑战性。另一个巨大的挑战是压力。如果您构建了如此多的层并经历一些蚀刻/沉积/清洁/热循环，则可能会导致局部和全局应力。在局部，因为钻孔后，您需要在整个堆栈上切出一条非常深的沟槽。它变成了一座非常高的摩天大楼，而且摇摇欲坠。如果你开始进行一些清洗或其他过程，很多事情都可能发生，导致两座摩天大楼相互倒塌。那么你就失去了收益。通过将如此多的材料相互叠加并切割不同的图案，这可能会产生全局应力并导致晶圆翘曲，这将使其无法在晶圆厂中进行处理，因为晶圆必须是平坦的。

请记住，蚀刻是穿过不同材料层的。

Objective Analysis 的 Handy 表示，三星的解决方案是创建极薄的层。“这对整个行业很有用，因为每个人都使用几乎相同的工具来创建这些东西。”

结论

2016年，专家指出，由于技术问题，3D NAND可能会在300层或接近300层时失去动力。这似乎已被今天的谨慎乐观所取代。

“[SK Hynix 的 238 层之后]我预计未来几年层数将以大致相同的速度增加，”IBM 的 Pletka 表示。“然而，从技术角度来看，由于高深宽比蚀刻工艺，增加层数面临挑战，而且资本支出也面临挑战，因为制造芯片的时间随着层数的增加而增加。这就是为什么我们将看到新的缩放方向，通过制作更薄的层、横向缩放（例如更密集地放置垂直孔）以及使用更有效的布局（例如共享位线和逻辑缩放）（例如，使用分栅架构或存储更多每单元位数）。借助这些技术，预计 NAND 闪存的存储密度至少在未来 5 到 10 年内将继续以类似的速度增长。”

其他人也同意。Objective Analysis 首席分析师吉姆·汉迪 (Jim Handy) 表示：“当人们说我们无法超越这么多层时，这实际上是没有物理限制的。” “在半导体领域，总是有人说我们做不到。我们无法进行 20 纳米以下的光刻。现在，他们正在研究 1 纳米。三星谈到了 1,000 层。20年后，我们可能会嘲笑我们曾经认为这已经很多了。”

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