3D NAND，可以怎么玩？

相信我们都有所体会，当我们在购买苹果手机时，不同的内存大小价格也差距很大，这个内存指得就是闪存（Flash），苹果是第一家利用闪存来存储数据的公司。闪存又包括NOR Flash和NAND Flash二种，不过NOR Flash的容量较小一般为1Mb-2Gb，而NAND Flash能提供极高的单元密度，可达到高存储密度，适用于大量数据的存储，因此也是主流的闪存技术。从2018年开始，全球大多数的智能手机都已开始使用3D NAND存储芯片，不仅是智能手机，3D NAND芯片在数据中心、云、服务器、SSD、PC等领域也非常受欢迎。

在3D NAND技术推出之前，NAND闪存均为2D平面形式。2D NAND架构的原理就像是在一个有限的平面上盖平房，平房的数量越多，容量也就越大。过往存储芯片厂商将平面NAND中的单元尺寸从120nm扩展到1xnm 节点，实现了100倍的容量。不过随着单元尺寸达到14纳米的物理极限，2D结构在扩展存储容量方面有着很大的局限性（当工艺尺寸达到一定阶段之后，闪存就很容易因为电子流失而丢失其中保存的数据）。

随着2D NAND的微缩达到极限，2007年东芝（现在的铠侠）提出了3D NAND结构的技术理念，3D NAND是行业的一个创新性方向。与减少每个节点单元尺寸的平面NAND不同，3D NAND使用更宽松的工艺，大约介于30 纳米到 50 纳米之间，它通过增加垂直层数来获得更大的存储容量。因此，我们也可以看到，目前主流的存储芯片制造商均在竞相通过增加3D NAND垂直门数，以此来提高存储密度。他们已经规划了下一代3D NAND产品，包括232层/238层，甚至更大到4xx层甚至8xx层。虽说都在盖楼，但是各家盖楼所采用的架构却有所不同。

3D闪存的概念图（图源：铠侠）

2013年，三星率先推出了V-NAND闪存，其中的V代表Vertical，垂直的意思，这是一种通过垂直堆叠3D空间中的穿孔连接其单元层的解决方案。三星是世界上第一家开发和商业化3D内存解决方案的公司，也为存储器行业创造了全新的范例。

2013年，三星所开发的第一个 V-NAND闪存仅有24层，目前三星的V-NAND已经发展到第八代，它共有200多层。2022年11月7日，三星宣布已开始量产具有200层以上的第八代1 TB的3D NAND (V-NAND)，并计划根据消费者需求将其推向市场。 而且三星的目标是到2030年实现1000层。V-NAND闪存不断发展，每一代新的V-NAND都带来了显着的性能提升，以及更低的功耗。

三星86 Gbit 32层第二代V-NAND的横截面

在此，值得一提的是，在V-NAND 128层以前，三星的V-NAND采用的是单层蚀刻技术，它通过圆柱形通道连接电池，能够一次堆叠超过100层，并通过10亿多个孔互连。除了其创新的结构，V-NAND还采用了电荷陷阱闪存 (CTF) 技术来消除单元间干扰。通过在电池中引入非导电的氮化硅层，CTF技术使V-NAND技术免受电荷泄漏和数据损坏的影响。凭借着这一超高纵横比 (UHAR) 孔蚀刻支持的单层技术，三星一直主导着128层的3D NAND。

但是单次刻蚀最多也就到128层，因此，在 128 层设备之外，许多竞争对手采用的都是双层方法，例如美光将两个88层的结构相互堆叠，从而形成一个176层的器件；英特尔的144L 3D QLC设计已经转向了3层堆栈：48 + 48 + 48层，这种方法更容易实施。层数越少，执行HAR蚀刻步骤就越容易。

到了第七代512Gb 176层的TLC芯片，三星开始采用COP（Cell-on-Periphery）结构，后续1Tb 238L TLC产品将是第二代COP TCAT V8 V-NAND。COP结构的存储单元阵列区域位于外围设备上方，但COP结构还是有部分外围设备仍位于单元外部，这意味着必须减少单元阵列以及单元阵列下方和旁边的外围区域，来减小芯片尺寸。

各家存储厂商3D NAND不同架构的比较

（图源：techinsights）

架构二：CuA，代表厂商：美光/英特尔

美光从第一代32层3D NAND就开始采用这种在芯片的外围逻辑上构建其3D NAND阵列的方法，美光将之称为是CuA（CMOS-under-array）。该架构为容量增长、密度、性能和成本改进提供了一种扩展方法。将NAND的位单元阵列堆叠成更多层，每平方毫米硅片提供更多bit，从而实现更高的密度和更低的每bit成本。

2022年7月下旬，美光宣布了其232层3D NAND，据美光称，此232层的3D NAND实现每平方毫米最高的TLC密度(14.6 Gb/mm2)。面密度比同类TLC产品高35%到100%。据美光的信息，该3D NAND设备分成六个平面（当今市场上的许多NAND设备只有两个平面，也有的前沿设计采用四个平面分区来通道命令和数据流），以实现更高的并行度，从而提高性能。在每个芯片的基础上，增加的并行性通过支持可以同时向 NAND 设备发出更多的读写命令，提高了顺序和随机访问的读写性能。就像高速公路一样，车道越多，拥堵越少，通过给定区域的交通流量就越大。目前美光的232 层 NAND已出货。

232层，2 stack CuA NAND

（图源：美光）

英特尔和美光此前研发了FG CuA 3D NAND，在此科普一下，NAND闪存的存储单元技术大致分为浮栅（FG）技术和电荷陷阱（CT）技术。FG技术存储单元有一个栅极（浮动栅极），它在单元晶体管的控制栅极和沟道之间电浮动，通过向浮动栅极注入电荷（改变单元晶体管的阈值）来写入数据。

此前的2D NAND闪存所使用主流技术正是FG技术，不过随着NAND闪存技术从2D走向3D，除了英特尔-美光联盟外，各大厂商都放弃了FG技术，转而采用CT技术，如上文中提到的三星。采用CT技术的主要原因是CT技术在制造通孔存储器时比FG技术简单。而FG 技术因其卓越的数据保留特性、高温特性和优于CT技术的可控性而受到高度评价。

英特尔-美光联盟开发的3D NAND闪存技术共有三代，第一代是结合了32层内存通孔和TLC（3bit/cell）型多级内存的硅die，内存容量为384Gbit。第二代全面引入了CuA技术,将层数增加一倍至64 层（2个32 层堆叠）的硅芯片，并与 TLC 和 QLC（4 bit/cell）多级存储器技术相结合实现了商业化。第三代达到96层（2个48 层堆叠），存储容量与二代持平，硅面积减少至76%左右。

Intel-Micron联盟的3D NAND闪存技术

（图源：pc.watch）

Intel 第四代的144层转向自研，该NAND string首次在source和bitline之间由三层（upper deck，middle deck，lower deck和48L）组成，并为TLC和QLC设备保留了FG CuA结构。每个deck都可以分配给 QLC 或 SLC 块的任意组合，以充分受益于英特尔在存储系统中的新的block-by-deck概念。

不过英特尔已经退出了3D NAND市场，以90亿美元的价格将该业务出售给了SK海力士。

架构三：BiCS，代表厂商：铠侠/WD/SK海力士

铠侠（Kioxia）和西部数据（WD）正在联合开发名为 BiCS Flash的3D NAND。铠侠的前身是东芝，如开头所述，东芝是世界上第一个发明闪存（1987年）并且提出3D NAND技术的公司。早在Kioxia还是东芝的时候，就与SanDisk建立了闪存合作伙伴关系，后来西部数据收购了SanDisk，东芝成为了Kioxia，两家便成立了合资企业Flash Ventures（FV），成为合作伙伴。FV由WD / Kioxia各拥有50/50的份额，晶圆产能也被分成50/50的份额。

KIOXIA于2007年在学术会议上提出了BiCS FLASH™“批处理技术”的概念。据铠侠对BiCS FLASH™“批处理技术”的解释是：在BiCS FLASH™中，有一个板状电极作为控制栅(下图中的绿色板)和绝缘体交替堆叠，然后垂直于表面同时打开(冲孔)大量的孔。接下来，在板状电极中打开的孔的内部部分填充(堵塞)电荷存储膜(粉红色部分)和柱状电极(灰色部分为柱状结构)。在此条件下，板状电极与柱状电极的交点为一个存储单元。在BiCS FLASH™存储单元中，电子在穿过柱中心的电极（灰色结构）和电荷存储膜（粉红色）之间交换。这样，存储单元不是一层一层地堆叠起来，而是先堆叠板状电极，然后在它们之间开一个孔，连接电极，这样就形成了所有层的存储单元一次性降低制造成本。

BiCs的基本流程

（图源：铠侠）

2015年铠侠&西部数据推出了48层BiCS 3D NAND ，2017年为64层，2018年为96层，2020年达到112层。2021年，铠侠和西部数据宣布了他们的第六代 BiCS 3D NAND 技术，该技术有162层，这也是采用CuA概念的第一款产品。西部数据透露的路线图中显示，下一代“BiCS+”将在2023 年底推出，层数应增加到200多个。

西部数据的NAND发展路线图

（图源：西部数据）

作为全球最主要的NAND闪存公司之一，SK海力士是最后一家开发3D NAND闪存技术的公司。据Tech insights的分析，从2015年到2019年，SK Hynix陆续开发了四种类型的存储单元阵列：2015年至2016年开发的首个存储单元阵列采用类似于Kioxia开发的称为“ SP-BiCS”的单元阵列“ P-BiCS”的结构，似乎是32层；2017年其又开发了存储单元阵列的改进版本—“ DP-BiCS Gen1”，估计为48层；2018年，SK海力士开发了一种名为“ DP-BiCS Gen2”的存储单元阵列，该阵列具有将存储堆栈分为两个“层”（也称为“甲板”）的结构，估计为72层。

SK海力士的3D NAND架构发展

（图源：Tech insights）

架构四：4D PUC，代表厂商：SK海力士

2018年11月，从第四代96层3D NAND开始，SK海力士推出了新的命名法——4D PUC（Periphery Under Cell），PUC是一种将外围电路重新定位到电池底部的技术，如下图所示。尽管有这个名字，该公司并没有在四维空间中创建产品，“4”这个数字所代表的其实是一种先进性（而不是指进入第四维度）。它是3D架构变体的商品名，首批所谓的4D NAND设备提升了CTF（电荷撷取闪存）NAND阵列下的外围电路，从而在芯片上节省更多空间，并进一步降低生产成本。按照SK海力士的说法，与3D相比，4D 产品单位单元面积更小，生产效率更高。

SK海力士对4D NAND的解释

（图源：SK海力士）

98层之后，SK海力士陆续开发出128层、176层3D NAND。2022年8月，SK海力士宣布已开发出世界最高238层4D NAND闪存，也是尺寸最小的NAND，预计2023年上半年开始量产。SK 海力士目前的4D NAND技术现已被公认为行业标准。

PUC架构使得4D NAND允许在固定区域内实现高密度，减小了芯片尺寸，但缺点是堆叠技术可能在未来达到极限。SK海力士计划以多站点电池（MSC）为核心来克服这一障碍，通过微制造将现有电池分成两个较小的电池来存储数据，减少电池堆叠的数量，同时水平扩展电池密度，这也是SK海力士 4D 2.0的技术概念的核心要素之一。

架构五：Xtacking，代表厂商：长江存储

3D闪存中除了存储阵列之外这些外围电路会占据相当大的芯片面积，可以看出，上述这些存储厂商所采用的架构大多是是将外围电路放到存储单元下方。而长江存储所采取的是与其他公司完全不同的方法——Xtacking。

Xtacking技术是把存储阵列和外围电路分开来做，分别在两个独立晶圆上加工，虽然NAND闪存不适合用更先进的制程来加工，但是外围的电路却可以。两部分选用合适的工艺节点完成后，完成的内存阵列晶圆通过数十亿个垂直互连通道(VIAs)连接到外围晶圆。如下图所示，将外围电路位于内存之上，然后通过铜混合键合技术堆叠并连接它们，可实现更高的位密度。但是这种粘合技术仍然很昂贵。

图源：长江存储

总结

迄今为止，主流的3D NAND架构大抵有以上这五种：V-NAND、BiCS、CuA（COP）、4D PUC和Xtacking。然而就像盖高楼大厦一样，简单的堆层数不是最终目的，高楼不仅要高，还要保证可以通过安全高效的电梯轻松抵达，即每个存储芯片内部的V-NAND能否以更快、更高效、更省电的方式继续上升？这就非常考验各家的本领。随着NAND技术的进步，局限性也将浮出水面。

3D NAND，只能堆叠？

NAND发展似乎进入了一个怪圈。

曾经的东芝存储，如今的铠侠刚宣布了一个好消息：随着存储市场的复苏，铠侠已经结束了NAND 闪存的减产策略，目前铠侠在日本三重县四日市和岩手县北上市两座工厂产线的产能利用率已提升至100%。

此外铠侠在连续 6 个季度的亏损后也在上季度重新实现了103亿日元盈利，由三家银行组成的贷款银团同意对铠侠即将到期的5400亿日元（当前约249.25 元人民币）贷款进行再融资，并提供2100亿日元的新信贷额度。

而其他存储厂商，也在努力恢复之前削减的NAND产能，三星的 NAND 闪存产能已攀升至 70% 左右， SK 海力士正在加大高容量 NAND 产品（如高容量 eSSD）的生产，而西部数据则正将其生产利用率提高到 90% 左右。

不过，NAND市场的寒冬恐怕还未结束，有专家担心，产量的快速增长可能会超过需求，从而抑制 NAND 闪存价格的上涨，韩国工业经济贸易研究院研究员金仰N鹏表示：“除了人工智能数据中心使用的高容量 NAND，很难说整个 NAND 市场都在复苏，产量的突然激增可能会压低一直在上涨的 NAND 价格。”

这也意味着，接下来的一年中，NAND市场依旧存在着许多不确定性，能否像DRAM一样快速恢复元气，还是一个未知数。

而更大的挑战仍然是技术层面的，3D NAND的下一步到底是什么？

NAND，何去何从

对于NAND来说，21世纪的头十年和DRAM别无二致，借助不断发展的摩尔定律，通过更高分辨率的光刻，持续微缩晶体管，从而带来存储密度和性能的提升。

但在2010年之后，这条微缩之路逐渐走到了尽头，一方面，EUV技术量产比想象中更慢，DUV已经达到了极限，而曲线救国的多重曝光方法带来的高成本与低良率也是NAND厂商所不能接受的。

最终，3D NAND技术成为了新的发展方向，传统NAND Flash 采用平面设计，而3D NAND 是以则由原本平铺的存储单元所堆叠而成，由传统单层存储提升至高达上百层的堆叠，让其存储容量相较于传统2D NAND Flash有了大幅提升。

直到今天，3D NAND也在持续推动着整个存储市场的发展，但行业内的对NAND未来发展方向的争议却似乎从未停止过。

早在2004年国际固态电路会议（ISSCC）上，Sub-Micron Circuits的Jagdish Pathak就表示：“为了在2010年之后继续缩放闪存技术，需要进行深入研究。90纳米的闪存已经投入生产，在65纳米上存在争议，有些人认为可以继续缩放，有些人则表示怀疑。我认为在接近45纳米时，浮动栅极结构会面临更大的缩放困难。有很多很多的挑战。”

三星存储部门副总裁Kim Ki-Nam博士选择了基于硫属化物的方法（即PCRAM、PRAM和Ovonics统一存储器），这种方法依赖材料的相变效应来实现切换。Kim说：“它比其他方法具有更好的可扩展性。”

日立中央研究实验室的Tomoyuki Ishii正在研究NanoCrystal存储技术，这是一种单电子存储技术的衍生方法。Ishii说：“它可以垂直和水平缩放，多状态数据提供了所有替代方案中最低的每比特成本。氧化物可以缩放到5纳米的厚度，而且这也是一个纯硅工艺。”NanoCrystal的挑战是编程和擦除时间慢以及高电压。Ishii认为这些问题将在两到三年内解决。

英飞凌科技和摩托罗拉则把资金投入到MRAM上。英飞凌的Sitaram Arkalgud称MRAM是“对通用存储应用极具吸引力的候选者”。然而，Jagdish Pathak指出，第一篇关于MRAM的论文发表在1991年，但至今仍没有商业产品。

英特尔闪存开发总监Greg Atwood说：“目前尚不清楚是否存在或即将出现能够挑战浮动栅极的技术。”

可以看到，20年前，各家对NAND的下一步提出了不同看法，最终，NAND 闪存行业放弃了传统的扩展方式。首批商用 3D NAND 产品于 2013 年推出，堆栈数量为 24 个字线层 (128 Gb)。根据供应商的不同，结构存在差异，以不同的名称为人所知，例如 V-NAND 和 BICS，3D NAND成为了第一个也是唯一一个将真正的 3D 产品推向市场的技术。

为了保证NAND密度能够不断提升，厂商们在这20年时间中实施了更多创新，从而促进具有挑战性的 3D 工艺或进一步提高位密度，后者的一个例子是将每个单元的比特数增加到最多4个，这是NAND闪存技术的真正优势。例如，使用4个比特时，多级单元在每个单独的晶体管中使用16个离散电荷级别，这得益于足够大的存储窗口。

另一个显著的创新是用电荷陷阱单元取代了浮栅单元，这涉及更简化的工艺流程。这两种单元类型的工作原理相对类似，但在电荷陷阱单元中，捕获层是绝缘体——通常是氮化硅——这减少了邻近单元之间的静电干扰。现在，大多数3D-NAND结构都以这种电荷陷阱单元为基础。

值得一提的是，3D NAND依旧在不断的堆叠当中，其中几家主要的NAND厂商，目前已经向200层以上发起进攻。

三星一直处于3D NAND创新的前沿。他们在V7中采用了双层结构，并引入了COP整合以提高性能。随着V8 236层1 Tb TLC产品的发布，三星展示了其不断突破技术界限的承诺。展望未来，三星已经在计划V9，采用280层COP V-NAND和类似于其他领先竞争对手的混合键合技术。

铠侠（KIOXIA）和西部数据（WDC）保持了BiCS结构，专注于提高层数。通过宣布第八代BiCS产品具有218层，并计划推出具备284层的后续版本，铠侠展示了其在NAND技术进步方面的决心。

美光（Micron）转向CTF CuA整合，凭借 176L 和 232L 产品的发布引领市场。他们还在开发 Gen7，可能会跳过 300 层节点，瞄准 400 层设备，展现出他们对未来创新的雄心。

SK海力士继续使用4D PUC结构，计划大规模生产238层V8 4D PUC产品，其正在为进一步发展做好准备，可能在不久的将来达到370层或380层。

长江存储（YMTC）的Xtacking结构取得了显著进展，从176层跳到232层。尽管面临芯片禁令带来的挑战，其仍然专注于开发更先进的QLC设备和multi-Xtacking技术。

旺宏电子（MXIC）以其第一代3D NAND芯片进入市场，应用于任天堂Switch等产品。计划推出具有96层的第二代产品，其准备在行业中取得进一步进展。

厂商们甚至已经开始绘制1000层的蓝图。激进的铠侠近期表示，以每年 1.33 倍的增长率，3D NAND到 2027 年将可达到 1,000 层的水平，三星则在之前预测，到 2030 年左右，其 3D NAND 可以堆叠超过 1,000 层。

随着 3D NAND 的成熟，SLC 和 MLC 逐渐被淘汰，TLC 占据主导地位，而最新的QLC 比 TLC 密度更高，而且还有五级单元工作，成本较低。但问题也接踵而至，尽管 QLC SSD 密度高且成本较低，但性能并不好，更容易出错，使用寿命也不如更昂贵的 TLC NAND 的 SSD 长。

此外，尽管 NAND 取得了诸多进步，但它本身能做的事情非常有限，主要在于其写入速度仍会阻碍其大幅缩小与 DRAM 的差距或达到 Optane 的性能，这主要归结于量子力学，这意味着闪存写入速度为数十毫秒，而 DRAM 写入速度为数十纳秒，该限制将使 NAND 闪存无法填补空白。

AI会是希望吗？

AI不仅带动了DRAM市场中HBM部分的增长，也给NAND带来了一些好消息。

根据市场研究公司Omdia在6月10日的报告，预计今年QLC NAND市场规模将比去年增长85%，其在整体NAND市场的份额将从去年的12.9%增加近8个百分点，达到今年的20.7%。

Omdia预测，到2027年，QLC NAND将在整个NAND市场中占据46.4%的份额，三年内份额将翻倍，接近目前占据51%市场份额的三级存储单元（TLC）产品。值得注意的是，尽管直到去年QLC NAND产品主要面向消费者，但今年需求预计主要增长在更高价位的服务器产品上。

QLC NAND的特性与大型科技公司在其服务器上部署生成性AI的需求非常契合。SSD比传统硬盘驱动器（HDD）提供更快的数据读写速度，这突显了每单位面积存储更多信息和减少功耗的优势。NAND制造商也在迅速响应对QLC NAND需求的激增。有乐观的说法认为，NAND市场的“春天”可能比预期的更强劲。像去年基于AI需求的HBM需求增长一样，NAND市场可能会经历类似的长期市场形成。

不过，尽管QLC NAND吃到了AI的红利，但它本身的问题依旧存在，尤其是在高读取工作负载的环境下，不论是寿命还是性能，都会受到很大的影响。

有趣的是，AI在带动NAND市场发展的同时，也给NAND提供了一种解题思路。

在使用 AI 来更好地管理 SSD 中的 NAND这方面，主控厂商已经走在了前面，据报道，Microchip Technology 的闪存控制器内嵌有机器学习引擎，以帮助延长 NAND 的寿命并改善比特错误率。

在一次独家采访中，Microchip 数据中心解决方案业务部门的 Ranya Daas 说，虽然在后台使用算法会增加开销，因为它需要处理能力，但她表示，机器学习可以使 NAND 单元训练以减少读取和重试次数，从而优化读取电压。“你会从一开始就知道要去读取哪个参考电压。”

Daas认为，这种方法有机会延长 NAND 闪存的寿命，减少延迟，并且不增加必须实时进行的后台处理。

此外，SSD 制造商 Phison Electronics 也在利用 AI 来提高闪存在驱动器内的性能。

“你无法克服闪存的固有延迟，” Phison 的首席技术官 Sebastien Jean 在接受 EE Times 独家采访时表示。“它具有自身的延迟结构。在任何现实的工作负载和任何现实的数据量中，你不可能缓存足够的数据以在统计上产生差异。”

除了其第四代 LDPC ECC 引擎外，Phison 还专注于可以通过 AI 改善的痛点，Jean 说。其 Imagin+ 定制和设计服务包括 AI 计算模型和 AI 服务解决方案，以帮助公司客户设计和工程定制闪存部署。

Imagin+ 与 Phison 产品一起工作，优化用于 aiDAPTIV AI+ML 工作负载。aiDAPTIV+ 将 SSD 集成到 AI 计算框架中，以提高 AI 硬件架构的整体操作性能和效率。它结构性地划分大规模 AI 模型，并通过 SSD 卸载支持运行模型参数。Phison 的方法旨在在有限的 GPU 和 DRAM 资源内最大化可执行的 AI 模型。

从某种意义上说，AI 正在使闪存更好地处理 AI。Jean表示，AI 可以用于热/冷映射。在闪存存储阵列采用的早期，公司必须决定哪些数据足够重要以存储在较快的闪存上，而不是较慢的旋转磁盘上。他说，通过改进热/冷检测映射，可以延长驱动器的寿命，减少延迟，并在整个读/写周期内保持更紧密的性能。

在一味强调堆叠的今天，NAND本身的性能寿命遇到了新的挑战，而AI似乎不仅是NAND未来的“衣食父母”，也是它下一步发展的救星之一。

写在最后

对于NAND产业来说，市面上的参与者比DRAM更多，也意味着竞争更加激烈。

当DRAM产业中HBM这样的高附加值产品出现后，也让许多人开始思考，NAND产业的“HBM式变革”在何处，它能否带来产业的新一轮发展。

更高的密度或许可以满足市场目前的需求，但堆叠层数，或许已经不是唯一的答案。

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