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nand tech 3D NAND，可以怎么玩？

发布时间 : 2024-11-24

作者 : 小编

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3D NAND，可以怎么玩？

相信我们都有所体会，当我们在购买苹果手机时，不同的内存大小价格也差距很大，这个内存指得就是闪存（Flash），苹果是第一家利用闪存来存储数据的公司。闪存又包括NOR Flash和NAND Flash二种，不过NOR Flash的容量较小一般为1Mb-2Gb，而NAND Flash能提供极高的单元密度，可达到高存储密度，适用于大量数据的存储，因此也是主流的闪存技术。从2018年开始，全球大多数的智能手机都已开始使用3D NAND存储芯片，不仅是智能手机，3D NAND芯片在数据中心、云、服务器、SSD、PC等领域也非常受欢迎。

在3D NAND技术推出之前，NAND闪存均为2D平面形式。2D NAND架构的原理就像是在一个有限的平面上盖平房，平房的数量越多，容量也就越大。过往存储芯片厂商将平面NAND中的单元尺寸从120nm扩展到1xnm 节点，实现了100倍的容量。不过随着单元尺寸达到14纳米的物理极限，2D结构在扩展存储容量方面有着很大的局限性（当工艺尺寸达到一定阶段之后，闪存就很容易因为电子流失而丢失其中保存的数据）。

随着2D NAND的微缩达到极限，2007年东芝（现在的铠侠）提出了3D NAND结构的技术理念，3D NAND是行业的一个创新性方向。与减少每个节点单元尺寸的平面NAND不同，3D NAND使用更宽松的工艺，大约介于30 纳米到 50 纳米之间，它通过增加垂直层数来获得更大的存储容量。因此，我们也可以看到，目前主流的存储芯片制造商均在竞相通过增加3D NAND垂直门数，以此来提高存储密度。他们已经规划了下一代3D NAND产品，包括232层/238层，甚至更大到4xx层甚至8xx层。虽说都在盖楼，但是各家盖楼所采用的架构却有所不同。

3D闪存的概念图（图源：铠侠）

架构一：V-NAND，代表厂商：三星

2013年，三星率先推出了V-NAND闪存，其中的V代表Vertical，垂直的意思，这是一种通过垂直堆叠3D空间中的穿孔连接其单元层的解决方案。三星是世界上第一家开发和商业化3D内存解决方案的公司，也为存储器行业创造了全新的范例。

2013年，三星所开发的第一个 V-NAND闪存仅有24层，目前三星的V-NAND已经发展到第八代，它共有200多层。2022年11月7日，三星宣布已开始量产具有200层以上的第八代1 TB的3D NAND (V-NAND)，并计划根据消费者需求将其推向市场。而且三星的目标是到2030年实现1000层。V-NAND闪存不断发展，每一代新的V-NAND都带来了显着的性能提升，以及更低的功耗。

三星86 Gbit 32层第二代V-NAND的横截面

在此，值得一提的是，在V-NAND 128层以前，三星的V-NAND采用的是单层蚀刻技术，它通过圆柱形通道连接电池，能够一次堆叠超过100层，并通过10亿多个孔互连。除了其创新的结构，V-NAND还采用了电荷陷阱闪存 (CTF) 技术来消除单元间干扰。通过在电池中引入非导电的氮化硅层，CTF技术使V-NAND技术免受电荷泄漏和数据损坏的影响。凭借着这一超高纵横比 (UHAR) 孔蚀刻支持的单层技术，三星一直主导着128层的3D NAND。

但是单次刻蚀最多也就到128层，因此，在 128 层设备之外，许多竞争对手采用的都是双层方法，例如美光将两个88层的结构相互堆叠，从而形成一个176层的器件；英特尔的144L 3D QLC设计已经转向了3层堆栈：48 + 48 + 48层，这种方法更容易实施。层数越少，执行HAR蚀刻步骤就越容易。

到了第七代512Gb 176层的TLC芯片，三星开始采用COP（Cell-on-Periphery）结构，后续1Tb 238L TLC产品将是第二代COP TCAT V8 V-NAND。COP结构的存储单元阵列区域位于外围设备上方，但COP结构还是有部分外围设备仍位于单元外部，这意味着必须减少单元阵列以及单元阵列下方和旁边的外围区域，来减小芯片尺寸。

各家存储厂商3D NAND不同架构的比较

（图源：techinsights）

架构二：CuA，代表厂商：美光/英特尔

美光从第一代32层3D NAND就开始采用这种在芯片的外围逻辑上构建其3D NAND阵列的方法，美光将之称为是CuA（CMOS-under-array）。该架构为容量增长、密度、性能和成本改进提供了一种扩展方法。将NAND的位单元阵列堆叠成更多层，每平方毫米硅片提供更多bit，从而实现更高的密度和更低的每bit成本。

2022年7月下旬，美光宣布了其232层3D NAND，据美光称，此232层的3D NAND实现每平方毫米最高的TLC密度(14.6 Gb/mm2)。面密度比同类TLC产品高35%到100%。据美光的信息，该3D NAND设备分成六个平面（当今市场上的许多NAND设备只有两个平面，也有的前沿设计采用四个平面分区来通道命令和数据流），以实现更高的并行度，从而提高性能。在每个芯片的基础上，增加的并行性通过支持可以同时向 NAND 设备发出更多的读写命令，提高了顺序和随机访问的读写性能。就像高速公路一样，车道越多，拥堵越少，通过给定区域的交通流量就越大。目前美光的232 层 NAND已出货。

232层，2 stack CuA NAND

（图源：美光）

英特尔和美光此前研发了FG CuA 3D NAND，在此科普一下，NAND闪存的存储单元技术大致分为浮栅（FG）技术和电荷陷阱（CT）技术。FG技术存储单元有一个栅极（浮动栅极），它在单元晶体管的控制栅极和沟道之间电浮动，通过向浮动栅极注入电荷（改变单元晶体管的阈值）来写入数据。

此前的2D NAND闪存所使用主流技术正是FG技术，不过随着NAND闪存技术从2D走向3D，除了英特尔-美光联盟外，各大厂商都放弃了FG技术，转而采用CT技术，如上文中提到的三星。采用CT技术的主要原因是CT技术在制造通孔存储器时比FG技术简单。而FG 技术因其卓越的数据保留特性、高温特性和优于CT技术的可控性而受到高度评价。

英特尔-美光联盟开发的3D NAND闪存技术共有三代，第一代是结合了32层内存通孔和TLC（3bit/cell）型多级内存的硅die，内存容量为384Gbit。第二代全面引入了CuA技术,将层数增加一倍至64 层（2个32 层堆叠）的硅芯片，并与 TLC 和 QLC（4 bit/cell）多级存储器技术相结合实现了商业化。第三代达到96层（2个48 层堆叠），存储容量与二代持平，硅面积减少至76%左右。

Intel-Micron联盟的3D NAND闪存技术

（图源：pc.watch）

Intel 第四代的144层转向自研，该NAND string首次在source和bitline之间由三层（upper deck，middle deck，lower deck和48L）组成，并为TLC和QLC设备保留了FG CuA结构。每个deck都可以分配给 QLC 或 SLC 块的任意组合，以充分受益于英特尔在存储系统中的新的block-by-deck概念。

不过英特尔已经退出了3D NAND市场，以90亿美元的价格将该业务出售给了SK海力士。

架构三：BiCS，代表厂商：铠侠/WD/SK海力士

铠侠（Kioxia）和西部数据（WD）正在联合开发名为 BiCS Flash的3D NAND。铠侠的前身是东芝，如开头所述，东芝是世界上第一个发明闪存（1987年）并且提出3D NAND技术的公司。早在Kioxia还是东芝的时候，就与SanDisk建立了闪存合作伙伴关系，后来西部数据收购了SanDisk，东芝成为了Kioxia，两家便成立了合资企业Flash Ventures（FV），成为合作伙伴。FV由WD / Kioxia各拥有50/50的份额，晶圆产能也被分成50/50的份额。

KIOXIA于2007年在学术会议上提出了BiCS FLASH™“批处理技术”的概念。据铠侠对BiCS FLASH™“批处理技术”的解释是：在BiCS FLASH™中，有一个板状电极作为控制栅(下图中的绿色板)和绝缘体交替堆叠，然后垂直于表面同时打开(冲孔)大量的孔。接下来，在板状电极中打开的孔的内部部分填充(堵塞)电荷存储膜(粉红色部分)和柱状电极(灰色部分为柱状结构)。在此条件下，板状电极与柱状电极的交点为一个存储单元。在BiCS FLASH™存储单元中，电子在穿过柱中心的电极（灰色结构）和电荷存储膜（粉红色）之间交换。这样，存储单元不是一层一层地堆叠起来，而是先堆叠板状电极，然后在它们之间开一个孔，连接电极，这样就形成了所有层的存储单元一次性降低制造成本。

BiCs的基本流程

（图源：铠侠）

2015年铠侠&西部数据推出了48层BiCS 3D NAND ，2017年为64层，2018年为96层，2020年达到112层。2021年，铠侠和西部数据宣布了他们的第六代 BiCS 3D NAND 技术，该技术有162层，这也是采用CuA概念的第一款产品。西部数据透露的路线图中显示，下一代“BiCS+”将在2023 年底推出，层数应增加到200多个。

西部数据的NAND发展路线图

（图源：西部数据）

作为全球最主要的NAND闪存公司之一，SK海力士是最后一家开发3D NAND闪存技术的公司。据Tech insights的分析，从2015年到2019年，SK Hynix陆续开发了四种类型的存储单元阵列：2015年至2016年开发的首个存储单元阵列采用类似于Kioxia开发的称为“ SP-BiCS”的单元阵列“ P-BiCS”的结构，似乎是32层；2017年其又开发了存储单元阵列的改进版本—“ DP-BiCS Gen1”，估计为48层；2018年，SK海力士开发了一种名为“ DP-BiCS Gen2”的存储单元阵列，该阵列具有将存储堆栈分为两个“层”（也称为“甲板”）的结构，估计为72层。

SK海力士的3D NAND架构发展

（图源：Tech insights）

架构四：4D PUC，代表厂商：SK海力士

2018年11月，从第四代96层3D NAND开始，SK海力士推出了新的命名法——4D PUC（Periphery Under Cell），PUC是一种将外围电路重新定位到电池底部的技术，如下图所示。尽管有这个名字，该公司并没有在四维空间中创建产品，“4”这个数字所代表的其实是一种先进性（而不是指进入第四维度）。它是3D架构变体的商品名，首批所谓的4D NAND设备提升了CTF（电荷撷取闪存）NAND阵列下的外围电路，从而在芯片上节省更多空间，并进一步降低生产成本。按照SK海力士的说法，与3D相比，4D 产品单位单元面积更小，生产效率更高。

SK海力士对4D NAND的解释

（图源：SK海力士）

98层之后，SK海力士陆续开发出128层、176层3D NAND。2022年8月，SK海力士宣布已开发出世界最高238层4D NAND闪存，也是尺寸最小的NAND，预计2023年上半年开始量产。SK 海力士目前的4D NAND技术现已被公认为行业标准。

PUC架构使得4D NAND允许在固定区域内实现高密度，减小了芯片尺寸，但缺点是堆叠技术可能在未来达到极限。SK海力士计划以多站点电池（MSC）为核心来克服这一障碍，通过微制造将现有电池分成两个较小的电池来存储数据，减少电池堆叠的数量，同时水平扩展电池密度，这也是SK海力士 4D 2.0的技术概念的核心要素之一。

架构五：Xtacking，代表厂商：长江存储

3D闪存中除了存储阵列之外这些外围电路会占据相当大的芯片面积，可以看出，上述这些存储厂商所采用的架构大多是是将外围电路放到存储单元下方。而长江存储所采取的是与其他公司完全不同的方法——Xtacking。

Xtacking技术是把存储阵列和外围电路分开来做，分别在两个独立晶圆上加工，虽然NAND闪存不适合用更先进的制程来加工，但是外围的电路却可以。两部分选用合适的工艺节点完成后，完成的内存阵列晶圆通过数十亿个垂直互连通道(VIAs)连接到外围晶圆。如下图所示，将外围电路位于内存之上，然后通过铜混合键合技术堆叠并连接它们，可实现更高的位密度。但是这种粘合技术仍然很昂贵。

图源：长江存储

总结

迄今为止，主流的3D NAND架构大抵有以上这五种：V-NAND、BiCS、CuA（COP）、4D PUC和Xtacking。然而就像盖高楼大厦一样，简单的堆层数不是最终目的，高楼不仅要高，还要保证可以通过安全高效的电梯轻松抵达，即每个存储芯片内部的V-NAND能否以更快、更高效、更省电的方式继续上升？这就非常考验各家的本领。随着NAND技术的进步，局限性也将浮出水面。

科工力量：反X86和ARM垄断？很多人低估了RISC-V的颠覆性

【文/观察者网专栏作者科工力量】

“中国很多公司都在开发RISC-V内核供内部使用—主要是出于地缘风险原因。我认为中国将100%地将RISC-V用于嵌入式，但这是一条单行道。他们将继续利用西方公司贡献的成果并加以改进。中国将继续吸收所有进步，例如矢量化或特定领域的特殊加速增强。他们将创造自己的内核并在内部自行制造，但他们不会给予RISC-V社区任何回馈”。

这段堪称“典中典”的言论，出自于一位Arteris高管不久前的访谈，话里话外，显露着对开源社区里中国参与者的轻视和不信任感。

说到Arteris，这家少为公众关注的公司，其实是互联IP这一细分市场近年来的明星企业之一，而RISC-V，则是其目前着重布局的市场，该公司声称其片上网络 (NoC) IP提供即插即用解决方案，可支持RISC-V内核与其他IP模块的无缝集成，统一各种NoC协议使开发人员可以专注于他们独特的差异化，由Arteris处理芯片间和芯片内连接的复杂性，降低项目风险。

在技术生态中极力寻找“存在感”，或许是Arteris方面发出此等言论的动因，但毋庸置疑，在软硬件开源社区中，欧美开发者对中国同行的歧视并不是一个罕见的现象，多年来一些国内团队的不当操作，也进一步加深了这样的刻板印象，甚至在咱们自己的网络上也出现了“国外一开源，国内就赶超”的笑谈。

不过时移势易，在RISC-V社区再给中国人扣帽子，咱可不答应。

事实上，这几天Arteris已经被中国开发者回敬了一记响亮的耳光。

北京开源芯片研究院5月21日官宣，向会员单位正式发布了全球首个开源大规模片上互联网络（NoC）IP— 研发代号“温榆河”。

2024 年 5 月 21 日，北京开源芯片研究院（简称“开芯院”）通过线上会议的方式，向会员单位正式发布了全球首个开源大规模片上互联网络（Network on Chip，NoC）IP——研发代号“温榆河”。这一重大突破标志着开芯院在推动数据中心服务器芯片技术发展方面迈出了坚实的一步。图源：北京开源芯片研究院公号

这个IP的亮相，可以说不仅仅对中国，更是对全球RISC-V生态发展有着重要意义。高端处理器芯片一般包含两个核心IP：一个是负责计算的CPU Core，比如ARM Neoverse系列的V1/N1/V2/N2核等；另一个是将几十上百个SoC片上功能模块互连起来的片上网络NoC IP，可以看作是芯片内部的桥梁，比如ARM CMN-600/700系列。

ARM Neoverse N1 CPU 图源：Anandtech

此前，RISC-V开发者能够选择的NoC IP，往往只有ARM CMN以及Arteris FlexNoC系列，且不说高昂的授权费用，而且还有诸多限制条款，北京开芯院向全球社区发布的这款开源IP，则堪称拼上了全球RISC-V生态的一块短板，有望广泛惠及全球开发者。

据科工力量 了解，2022年，北京开源芯片研究院启动了第一代NoC IP“温榆河”项目，由总工程师王齐带领团队负责研发工作，得到多家企业的支持。经过18个月的研发，目前已成功完成了支持64核互联的NoC IP开发和验证。

在高校演讲的北京开源芯片研究院总工程师王齐图源：山东大学官网

除了NoC IP的这个突破，其实近期RISC-V生态发展还有很多进展，从EDA/IP、设计服务等“基石”商业公司的积极入局，到Linux和安卓等主流操作系统的支持适配，商业化的“飞轮”正越来越顺畅地转动，更重要的是，RISC-V还重振了RISC之后消沉二十多年的体系结构研究，复兴了学术界与工业界紧密交融的创新生态。

正是在这样的背景下，方兴未艾的人工智能，也成为RISC-V大展宏图的舞台之一。

一方面，AI算力需求急剧增长，但算力硬件被英伟达高度垄断。基于RISC-V扩展AI加速指令来构建AI算力生态，从而打破英伟达垄断局面，成为全球业界的新共识。例如，Google的TPU芯片、Meta的MTIA芯片、Tenstorrent的AI芯片都使用RISC-V架构，国内也有企业在走这条技术路径。

当然，现在一个问题是这些企业都还是各自为战，以“垂直烟囱”式来基于RISC-V构建AI算力，也就是每家企业从芯片到编译器、运行时（RUNTIME）、算子库都独立开发。若能统一基于RISC-V的AI扩展指令集标准，那么就有望在统一的AI扩展指令集上构建AI算力软件生态。长远来看，也许是打破CUDA生态垄断的有效路径。

打破x86和ARM的生态垄断，也是RISC-V的使命之一。

目前最炙手可热的RISC-V大芯片开发商Tenstorrent首席架构师、传奇华人工程师练维汉（Wei-Han Lien），就曾明确表示，x86由AMD和Intel控制，而Arm由Arm Holding控制，这限制了创新的步伐。

Tenstorrent Inc首席CPU构架师练维汉在第三届滴水源RISC-V产业论坛演讲

相比之下，RISC-V 发展迅速，由于它是一种开源指令集体系，因此使用它进行创新更容易、更快捷，尤其是在新兴且快速发展的AI解决方案方面：“我当时正在寻找一个用于 [Tenstorrent] AI 解决方案的配套处理器解决方案，然后我们想要BF16数据类型，然后我们联系了Arm，问‘嘿，你能支持我们吗？’他们说‘不’，这可能需要两年的内部讨论以及与合作伙伴的讨论，但我们与SiFive（高性能RISC-V CPU IP开发商）进行了交谈；他们就把它放进去了。所以，没有任何限制，他们为我们构建了它，这是自由”。

很多人低估了RISC-V带来的产业颠覆性，仅仅把它看成是有可能发展成为和x86、ARM三足鼎立的一个指令集，于是很多芯片企业仅仅把RISC-V作为ARM的替代方案。正如练维汉所总结的，事实上，RISC-V本质上是一种开放标准，它打破了过去半个世纪“指令集属于公司私有”的格局，这将会塑造一个开源芯片新世界。

就如今天的软件产业已经是两个世界，一个闭源软件世界，一个开源软件世界。根据Black Duck针对17个行业1700多个软件的统计数据表明，96%的商业软件中包含开源代码，而且开源代码的比例达到76%。如今，仅我国就有400多万个APP，为何会有这么多？一方面是需求侧场景丰富，打车、外卖、社交、休闲，不但每一个传统场景都数字化，而且诞生了诸如美团、抖快、拼多多、小红书等基于全新商业逻辑的新企业、新业态；另一方面，是供给侧的开源软件，极大地降低了APP的开发门槛，让3-5人的APP开发团队便能胜任。

软件如此，硬件同样如此，以5G、5G-A、6G的快速迭代来说，通信技术发展会带来至少两方面影响：一方面对芯片需求不断提高，比如6G标准中开始融入大量AI，传统的DSP不一定能满足需求，因此已经有企业开始规划基于RISC-V进行扩展和定制的通信芯片，从而更好的支持6G；另一方面，通信技术的不断升级，会促进物联网（IoT）的发展，对芯片的需求将会增加一个数量级，达到数千亿颗，IoT场景海量、多元的需求，只能通过RISC-V的高度可定制化，结合开源模式降低门槛与成本才能匹配。

卫星通信图源：pixabay

RISC-V生态快速发展，会让芯片设计门槛大幅降低，定制芯片的难度会降低，从而释放出更大的芯片定制需求。未来就有机会出现一些全新的平台型公司，一方面，在这个平台上可以集成越来越多开源IP核，包括CPU、GPU、DDR控制器、WiFi，NB-IoT等等，和基于开源软件的移动互联网APP开发模式类似，这些开源IP核将提供80%甚至90%的基础功能，从而同样让3-5人的团队便能快速定制针对不同应用场景的IoT芯片。

另一方面，这个平台可以提供芯片敏捷设计云服务，提供各类基础IP核、开源EDA工具链，和德州仪器的底层共享平台类似，大幅降低芯片设计的前期投入，让3-5人的小作坊团队也能在云平台上根据IoT场景开发定制芯片。

德州仪器（TI）图源：新浪科技

今天，在5G移动互联网为代表的、全球最完善的新型基础设施支持下，在全球最繁荣的移动互联网生态基础上，RISC-V的生态也一定会率先繁荣。一旦国内的市场需求和技术供给对接上，那么就会快速迭代起来，从而形成“滚雪球”效应。

这是一个新赛道，也是一个产业重塑的机遇，科工力量相信，哪些企业抓住机遇，更早地切换到这个赛道上，更早地在这个赛道上探索出新的商业模式，那就更有机会形成未来的世界级领军企业。

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