nand 概念纳米压印，终于走向台前？

发布时间 : 2024-11-24

作者 : 小编

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纳米压印，终于走向台前？

现如今，ASML几乎成了光刻机的代名词。尤其是随着EUV、甚至High-NA EUV光刻机的推出，ASML更是独霸高端光刻机市场。

众所周知，光刻是芯片制造过程中最重要、最复杂也最昂贵的工艺步骤，其成本占总生产成本的30%以上，同时占据了将近50%的生产周期。

数十年来，在DUV、EUV光刻机的支持下，摩尔定律得到了延续。然而，迭代至今，面对芯片晶体管线宽已趋近物理极限，以及EUV光刻机产能有限、成本高等问题，业界开始加强探索绕开EUV光刻机生产高端芯片的技术和工艺。

其中，纳米压印技术（NIL）走到了台前。

近日，有消息披露，SK海力士从佳能引进了纳米压印设备，目前正在进行测试，计划在2025年左右使用该设备开始量产3D NAND闪存，到目前为止的测试结果良好。

这里提到的纳米压印技术，就是被认为最有可能替代EUV的下一代光刻技术。

纳米压印技术如何对标EUV光刻？

纳米压印技术，即Nanoimprint Lithography（NIL），是一种新型的微纳加工技术。该技术将设计并制作在模板上的微小图形，通过压印等技术转移到涂有高分子材料的硅基板上。纳米压印的分辨率由所用印模板图形的大小决定，物理上没有光刻中的衍射限制，纳米压印技术可以实现纳米级线宽的图形。

紫外纳米压印光刻与光学光刻流程对比

（图源：果壳硬科技）

可以理解为，纳米压印技术造芯片就像盖章一样，把栅极长度只有几纳米的电路刻在印章（掩膜）上，再将印章盖在橡皮泥（压印胶）上，实现图形转移后，然后通过热或者UV光照的方法使转移的图形固化，以完成微纳加工的“雕刻”步骤。

纳米压印替代的是光刻环节，只有光刻的步骤被纳米压抑技术代替，其他的刻蚀、离子注入、薄膜沉积这些标准的芯片制造工艺是完全兼容的，能很好的接入现有产业，不用推翻重来。

光刻技术的本质是掩膜版用于对光刻胶进行图案化，从而实现图案化沉积和蚀刻工艺。光刻工艺的最终分辨率由所用光源的波长决定。

而如今业界依赖的光学光刻存在诸多局限性：

SDAP、SAQP工艺是二维图案化解决方案，严重限制了设计布局；

由于精度有限，想要将更精密的芯片线路曝光出来，还需要采用多重曝光技术；

提高光学光刻分辨率主要通过缩短光刻光源波长来实现，尽管光源已从紫外的436nm、365nm缩短到深紫外（DUV）的193nm和极紫外（EUV）的13.5 nm，但在光学衍射极限限制下，分辨率极限约为半个波长；

光刻光源波长缩短使得光刻设备研制难度和成本成倍增长，其成本与规模化能力已无法与过去25年建立的趋势相匹配。

因此，业界开始寄望于纳米压印光刻技术。

在芯片制造中引入的任何新光刻技术都必须提供性能优势或成本优势。

与传统的光刻技术相比，首先，纳米压印技术不需要复杂的光路系统和昂贵的光源，可以大幅降低制造成本。

另外，纳米压印的模板比光刻机用的掩膜版图案设计更简单，压印出来的图案尺寸完全由模板上的图案决定，所以不会受到传统光刻胶技术中光源波长、光学衍射的限制和影响。与光刻设备产生的图案相比，纳米压印技术忠实地再现了更高分辨率和更大均匀性的图案。

同时，纳米压印技术只要预先在掩膜上制作好图案，即使是复杂结构也能一次性形成，同时也避免了传统光刻工艺中的多次重复曝光，进一步提升了成本优势。据日经中文网报道，纳米压印能省掉成本巨大的光刻工序的一部分，与极紫外光刻相比，能将该工序的制造成本降低4成，耗电量降低9成。

此外，纳米压印技术在三维立体结构加工方面有着它独特的优势，传统的光刻技术都是基于二维平面的加工方式，三维结构获取比较困难，同时可控性较差，但是对于纳米压印技术，只要制作成模板，就可以批量生产三维产品。

纳米压印技术，突破与挑战并存

1995年，华裔科学家周郁（Stephen Chou）教授首次提出纳米压印概念，从此揭开了纳米压印制造技术的研究序幕。

到2003年，纳米压印作为一项微纳加工技术，被纳入国际半导体技术蓝图（ITRS）。

2009年，美国从事纳米压印基础技术研发的Molecular Imprints公司（MII）曾规划将NIL技术用于32nm逻辑节点生产制造。但进展也未及预期——据说是因为生产速度慢，而且缺陷率高，资金问题也成为MII发展技术的掣肘。

五年后的2014年，佳能收购了MII。实际早在十年前，佳能从2004年就开始一直秘密研发纳米压印技术，直到收购MII公司，将其更名为Canon Nanotechnologies，从而进入NIL市场。

此后，佳能与东芝联合开发NIL技术——东芝（2019年，东芝储存器改名为铠侠）很早就想将NIL用在平面NAND闪存制造上。不过似乎193nm光刻和多重曝光就能将NAND单元尺寸从120nm缩减到1xnm节点；然而到这个节点，原有工艺就很难再实现存储单元和浮栅的微缩。

因此，NAND开始向3D化演进，东芝对于NIL技术的应用也有了转向。大约五六年前，东芝称非易失性存储器件的光刻需求，正从更高分辨率走向更低的成本，所以计划在3D NAND时代应用NIL。

也大概是自此之后，一直有佳能将纳米压印技术用于量产存储芯片的新闻。

据了解，佳能最新的纳米压印设备的参数指标不错，套刻精度为2.4nm/3.2nm，每小时可曝光超过100片晶圆，纳米压印技术已经达到3D NAND大规模生产水平和要求。

上文也提到，除了铠侠之外，SK海力士也从佳能购买了纳米压印设备，正在进行用于3D NAND型闪存生产工程的测试，这也被认为是业界最尖端制造工艺中使用的EUV光刻机的下一代设备。

有业内人士表示：“与EUV相比，纳米压印技术形成图案的自由度较低，因此预计将优先用于生产维持一定图案的NAND型闪存。”SK海力士开始采购设备也是因为这个原因。”如果纳米压印设备实现商用化，以SK海力士为首的NAND闪存企业将能够提高从200层开始的工序难度越来越高的3D NAND闪存领域的生产效率。

另一方面，存储芯片巨头三星电子也为了解决引进多图案工艺导致的成本上升问题，迅速导入了EUV光刻机，除此之外还开发了包括纳米压印技术在内的3-4种解决方案。

除了在NAND闪存领域的探索外，佳能正在尝试将NIL技术应用到DRAM和CPU等逻辑芯片上。

针对DRAM方面，佳能一直在不断改进套刻精度。使用POI 控制技术、晶圆区卡盘控制、精细掩膜等方式有助于改善套刻精度。

图源：佳能

高级的NIL工具和掩膜相结合可以为许多不同的应用提供多种解决方案，佳能展示了2.3nm套刻精度应用于各种新技术，主要用在DRAM方面。

在芯片领域，纳米压印光刻更擅长制造3D NAND、DRAM等存储芯片，与微处理器等逻辑电路相比，存储制造商具有严格的成本限制，且对缺陷要求放宽，纳米压印光刻技术与之较为契合。

据佳能在纳米压印设备未来路线图显示，应用将从3D NAND存储芯片开始，逐渐过度到DRAM，最终实现CPU等逻辑芯片的制造。

图源：佳能

据了解，佳能目前量产的纳米压印设备，能用于生产15纳米的芯片，预计到2025年，能进一步研发出生产5纳米芯片的设备。初期将率先导入生产NAND、DRAM等，未来还有望导入应用在PC和手机中的需要高阶先进制程的逻辑IC生产。

为了实现这一目标，佳能日前在法说会上提出将在日本斥资逾500亿日圆，扩增其微影设备产能，佳能表示该厂房将于2023年兴建，预计从2025年开始营运。该工厂除了生产其现有的光刻机系列产品，还将生产纳米压印光刻设备。

此前，佳能和铠侠、DNP（大日本印刷）在纳米压印技术上就有了不少的合作。DNP 2015年据说是建立了纳米压印模板（template）的商业化生产系统；而东芝是2016年宣布计划用纳米压印来造NAND闪存。

可见，从设备试产、晶圆厂试运行，再到新厂生产线投产设备，日企欲通过半导体“纳米压印技术”来追赶ASML的脚步。

此外，目前这一技术方向的其他设备供应商还包括Nanonex、EVG、SUSS MicroTec、Obducat等欧美公司。

EVG公司日前宣布与凸版印刷分拆成立的光掩膜子公司Toppan Photomask合作，共同开发NIL 技术，进一步加速其在光学微纳制造领域应用。纳米压印工艺设备提供商与纳米压印母版制造商之间的首次合作是该行业的巨大成就，将帮助行业迅速扩大纳米压印作为先进光学设备的大规模生产技术和组件。

从1995年至今，经过不断的改进和技术突破，纳米压印技术已经被应用到LED、屏幕显示、DNA测序、AR/VR、传感等领域。

但应用于集成电路制造，尚处于产业化初期阶段。目前，纳米压印技术在ITRS中被列为下一代32nm、22nm和16nm节点光刻技术的代表之一。经过近30年的研究，纳米压印技术已经在许多方面有了新进展，国内外半导体设备制造商、材料商以及工艺商纷纷开始涉足这一领域。

芯片制造领域，纳米压印技术挑战仍在

虽然前面提到了不少纳米压印技术的优势，甚至被奉为新的行业希望，但是纳米压印技术距离大规模商业化量产还有一些短板没有补足。

良品控制： 纳米压印由于是晶圆和掩膜直接接触，容易出现电路上混入细小垃圾和灰尘等的残次品，要实现实用化，必须进行制造技术和运用方面的改良。

模板寿命低，更换成本高： 不管是DUV光刻、EUV光刻还是纳米压印，最贵的耗材都是掩膜版或者压印模板。纳米压印的模板，因为是需要直接接触压印胶工作的，在接触的过程中，难免会有各种各样的损伤或者污染，缩短模板寿命。

对准复杂： 压印模板需要与承载压印胶的基台精确对准与贴合，需要精密的机械装置配合检测设备实施压印过程。然而现有纳米压印设备在平行与垂直对准方面缺少高精密的调准机构。虽然我们可以沿用紫外光刻上的光学对准、或者莫尔条纹技术做对准，但是纳米压印不仅有固化、还有垂直方向的压印运动过程，所以会带来多方向的偏差。

这几个问题，其实不能全说是纳米压印技术的问题，降低工艺成本、提高良品率和提高生产效率对于发展初期的光刻机来说也是同样要面对的问题，任何一项技术从实验室走向成熟，都会面对这些问题，都需要在发展过程中解决这些问题。

NIL能否替代EUV光刻？

回顾芯片光刻产业历程，21世纪的前20年里，由于全球芯片产业链条在浸入式DUV、EUV等投影式光刻技术的持续巨大投入，投影式光刻成为IC制造的主流技术，诞生了荷兰ASML光刻设备巨头，以及应用层面的台积电、三星等国际芯片加工企业，纳米压印光刻逐渐退出IC制造技术的竞争，进入沉默期。

而随着产业向前发展，DUV、EUV光刻机等系统复杂度、技术瓶颈和成本问题等日益突出，纳米压印技术似乎又迎来了新的目光。

根据Gartner提出的新科技技术成熟度曲线，综合技术发展历程中的专利、论文、市场情报等数据，以年度和期望值维度，绘制了纳米压印技术产业化曲线。

纳米压印技术产业化曲线

科技诞生触发期： 自1995年纳米压印技术提出后，引起学术界和产业界广泛关注和跟进，目前领先的技术和设备提供商大多在这一阶段进入。

期望膨胀期： 2003年，纳米压印技术首次纳入国际半导体蓝图（ITRS），技术的研究和期望进入高潮，这一时期，纳米压印相关设备被科研机构大量采购。

泡沫化低谷期： 受制于工艺不成熟，产业化不及预期。一批企业倒闭或被收购，标志性事件是2014年佳能收购MII。但是这段时间，纳米压印大面积、连续生产的相关技术被开发出来，在生产光子晶体LED芯片领域实现产业化。

稳步爬升光明期： 技术工艺逐步突破，在LED、微流控、MEMS、AR等领域实现产业化应用。国内企业也加大纳米压印技术的研发和应用布局。

产业化成熟期： 2021年后，随着工艺成熟和下游应用领域的突破发展，纳米压印技术或将迎来大面积产业化。

TechNavio数据显示，2026年纳米压印市场有望达到33亿美元，2021年至2026年年复合增长率可达17.74%。纳米压印市场虽然没有想象中那样大，但整体正逐渐走强。

纳米压印技术有着其独特的优势，也有相对应的缺点，在未来的科研生产中，需要进一步的优化工艺条件，帮助拓展改进纳米压印技术的应用。

最后回到本篇内容的核心——在芯片制造领域，虽然日本最早完成实践，但能否替代EUV光刻呢？

老实来讲，难度是非常大的，除非台积电、三星、英特尔、SK海力士等行业大厂放弃成熟技术转战纳米压印技术。其实从行业动态也能看到，每隔几年都会有纳米压印光刻即将突破的消息，但每次又延后进入产业的时间。

一切信号都在表明这项技术的不容易。但未来，当光学光刻真正达到极限难以向前时，纳米压印技术或将是一条值得期待的路线，而那时，芯片制造或许也会迎来全新的范式，一切都会被颠覆。

毕竟，没有一种技术能够长期存在，倘若有，那也只是因为人们还没有来得及发现新的东西来取代它而已。

3D NAND，可以怎么玩？

相信我们都有所体会，当我们在购买苹果手机时，不同的内存大小价格也差距很大，这个内存指得就是闪存（Flash），苹果是第一家利用闪存来存储数据的公司。闪存又包括NOR Flash和NAND Flash二种，不过NOR Flash的容量较小一般为1Mb-2Gb，而NAND Flash能提供极高的单元密度，可达到高存储密度，适用于大量数据的存储，因此也是主流的闪存技术。从2018年开始，全球大多数的智能手机都已开始使用3D NAND存储芯片，不仅是智能手机，3D NAND芯片在数据中心、云、服务器、SSD、PC等领域也非常受欢迎。

在3D NAND技术推出之前，NAND闪存均为2D平面形式。2D NAND架构的原理就像是在一个有限的平面上盖平房，平房的数量越多，容量也就越大。过往存储芯片厂商将平面NAND中的单元尺寸从120nm扩展到1xnm 节点，实现了100倍的容量。不过随着单元尺寸达到14纳米的物理极限，2D结构在扩展存储容量方面有着很大的局限性（当工艺尺寸达到一定阶段之后，闪存就很容易因为电子流失而丢失其中保存的数据）。

随着2D NAND的微缩达到极限，2007年东芝（现在的铠侠）提出了3D NAND结构的技术理念，3D NAND是行业的一个创新性方向。与减少每个节点单元尺寸的平面NAND不同，3D NAND使用更宽松的工艺，大约介于30 纳米到 50 纳米之间，它通过增加垂直层数来获得更大的存储容量。因此，我们也可以看到，目前主流的存储芯片制造商均在竞相通过增加3D NAND垂直门数，以此来提高存储密度。他们已经规划了下一代3D NAND产品，包括232层/238层，甚至更大到4xx层甚至8xx层。虽说都在盖楼，但是各家盖楼所采用的架构却有所不同。

3D闪存的概念图（图源：铠侠）

架构一：V-NAND，代表厂商：三星

2013年，三星率先推出了V-NAND闪存，其中的V代表Vertical，垂直的意思，这是一种通过垂直堆叠3D空间中的穿孔连接其单元层的解决方案。三星是世界上第一家开发和商业化3D内存解决方案的公司，也为存储器行业创造了全新的范例。

2013年，三星所开发的第一个 V-NAND闪存仅有24层，目前三星的V-NAND已经发展到第八代，它共有200多层。2022年11月7日，三星宣布已开始量产具有200层以上的第八代1 TB的3D NAND (V-NAND)，并计划根据消费者需求将其推向市场。而且三星的目标是到2030年实现1000层。V-NAND闪存不断发展，每一代新的V-NAND都带来了显着的性能提升，以及更低的功耗。

三星86 Gbit 32层第二代V-NAND的横截面

在此，值得一提的是，在V-NAND 128层以前，三星的V-NAND采用的是单层蚀刻技术，它通过圆柱形通道连接电池，能够一次堆叠超过100层，并通过10亿多个孔互连。除了其创新的结构，V-NAND还采用了电荷陷阱闪存 (CTF) 技术来消除单元间干扰。通过在电池中引入非导电的氮化硅层，CTF技术使V-NAND技术免受电荷泄漏和数据损坏的影响。凭借着这一超高纵横比 (UHAR) 孔蚀刻支持的单层技术，三星一直主导着128层的3D NAND。

但是单次刻蚀最多也就到128层，因此，在 128 层设备之外，许多竞争对手采用的都是双层方法，例如美光将两个88层的结构相互堆叠，从而形成一个176层的器件；英特尔的144L 3D QLC设计已经转向了3层堆栈：48 + 48 + 48层，这种方法更容易实施。层数越少，执行HAR蚀刻步骤就越容易。

到了第七代512Gb 176层的TLC芯片，三星开始采用COP（Cell-on-Periphery）结构，后续1Tb 238L TLC产品将是第二代COP TCAT V8 V-NAND。COP结构的存储单元阵列区域位于外围设备上方，但COP结构还是有部分外围设备仍位于单元外部，这意味着必须减少单元阵列以及单元阵列下方和旁边的外围区域，来减小芯片尺寸。

各家存储厂商3D NAND不同架构的比较

（图源：techinsights）

架构二：CuA，代表厂商：美光/英特尔

美光从第一代32层3D NAND就开始采用这种在芯片的外围逻辑上构建其3D NAND阵列的方法，美光将之称为是CuA（CMOS-under-array）。该架构为容量增长、密度、性能和成本改进提供了一种扩展方法。将NAND的位单元阵列堆叠成更多层，每平方毫米硅片提供更多bit，从而实现更高的密度和更低的每bit成本。

2022年7月下旬，美光宣布了其232层3D NAND，据美光称，此232层的3D NAND实现每平方毫米最高的TLC密度(14.6 Gb/mm2)。面密度比同类TLC产品高35%到100%。据美光的信息，该3D NAND设备分成六个平面（当今市场上的许多NAND设备只有两个平面，也有的前沿设计采用四个平面分区来通道命令和数据流），以实现更高的并行度，从而提高性能。在每个芯片的基础上，增加的并行性通过支持可以同时向 NAND 设备发出更多的读写命令，提高了顺序和随机访问的读写性能。就像高速公路一样，车道越多，拥堵越少，通过给定区域的交通流量就越大。目前美光的232 层 NAND已出货。

232层，2 stack CuA NAND

（图源：美光）

英特尔和美光此前研发了FG CuA 3D NAND，在此科普一下，NAND闪存的存储单元技术大致分为浮栅（FG）技术和电荷陷阱（CT）技术。FG技术存储单元有一个栅极（浮动栅极），它在单元晶体管的控制栅极和沟道之间电浮动，通过向浮动栅极注入电荷（改变单元晶体管的阈值）来写入数据。

此前的2D NAND闪存所使用主流技术正是FG技术，不过随着NAND闪存技术从2D走向3D，除了英特尔-美光联盟外，各大厂商都放弃了FG技术，转而采用CT技术，如上文中提到的三星。采用CT技术的主要原因是CT技术在制造通孔存储器时比FG技术简单。而FG 技术因其卓越的数据保留特性、高温特性和优于CT技术的可控性而受到高度评价。

英特尔-美光联盟开发的3D NAND闪存技术共有三代，第一代是结合了32层内存通孔和TLC（3bit/cell）型多级内存的硅die，内存容量为384Gbit。第二代全面引入了CuA技术,将层数增加一倍至64 层（2个32 层堆叠）的硅芯片，并与 TLC 和 QLC（4 bit/cell）多级存储器技术相结合实现了商业化。第三代达到96层（2个48 层堆叠），存储容量与二代持平，硅面积减少至76%左右。

Intel-Micron联盟的3D NAND闪存技术

（图源：pc.watch）

Intel 第四代的144层转向自研，该NAND string首次在source和bitline之间由三层（upper deck，middle deck，lower deck和48L）组成，并为TLC和QLC设备保留了FG CuA结构。每个deck都可以分配给 QLC 或 SLC 块的任意组合，以充分受益于英特尔在存储系统中的新的block-by-deck概念。

不过英特尔已经退出了3D NAND市场，以90亿美元的价格将该业务出售给了SK海力士。

架构三：BiCS，代表厂商：铠侠/WD/SK海力士

铠侠（Kioxia）和西部数据（WD）正在联合开发名为 BiCS Flash的3D NAND。铠侠的前身是东芝，如开头所述，东芝是世界上第一个发明闪存（1987年）并且提出3D NAND技术的公司。早在Kioxia还是东芝的时候，就与SanDisk建立了闪存合作伙伴关系，后来西部数据收购了SanDisk，东芝成为了Kioxia，两家便成立了合资企业Flash Ventures（FV），成为合作伙伴。FV由WD / Kioxia各拥有50/50的份额，晶圆产能也被分成50/50的份额。

KIOXIA于2007年在学术会议上提出了BiCS FLASH™“批处理技术”的概念。据铠侠对BiCS FLASH™“批处理技术”的解释是：在BiCS FLASH™中，有一个板状电极作为控制栅(下图中的绿色板)和绝缘体交替堆叠，然后垂直于表面同时打开(冲孔)大量的孔。接下来，在板状电极中打开的孔的内部部分填充(堵塞)电荷存储膜(粉红色部分)和柱状电极(灰色部分为柱状结构)。在此条件下，板状电极与柱状电极的交点为一个存储单元。在BiCS FLASH™存储单元中，电子在穿过柱中心的电极（灰色结构）和电荷存储膜（粉红色）之间交换。这样，存储单元不是一层一层地堆叠起来，而是先堆叠板状电极，然后在它们之间开一个孔，连接电极，这样就形成了所有层的存储单元一次性降低制造成本。

BiCs的基本流程

（图源：铠侠）

2015年铠侠&西部数据推出了48层BiCS 3D NAND ，2017年为64层，2018年为96层，2020年达到112层。2021年，铠侠和西部数据宣布了他们的第六代 BiCS 3D NAND 技术，该技术有162层，这也是采用CuA概念的第一款产品。西部数据透露的路线图中显示，下一代“BiCS+”将在2023 年底推出，层数应增加到200多个。

西部数据的NAND发展路线图

（图源：西部数据）

作为全球最主要的NAND闪存公司之一，SK海力士是最后一家开发3D NAND闪存技术的公司。据Tech insights的分析，从2015年到2019年，SK Hynix陆续开发了四种类型的存储单元阵列：2015年至2016年开发的首个存储单元阵列采用类似于Kioxia开发的称为“ SP-BiCS”的单元阵列“ P-BiCS”的结构，似乎是32层；2017年其又开发了存储单元阵列的改进版本—“ DP-BiCS Gen1”，估计为48层；2018年，SK海力士开发了一种名为“ DP-BiCS Gen2”的存储单元阵列，该阵列具有将存储堆栈分为两个“层”（也称为“甲板”）的结构，估计为72层。

SK海力士的3D NAND架构发展

（图源：Tech insights）

架构四：4D PUC，代表厂商：SK海力士

2018年11月，从第四代96层3D NAND开始，SK海力士推出了新的命名法——4D PUC（Periphery Under Cell），PUC是一种将外围电路重新定位到电池底部的技术，如下图所示。尽管有这个名字，该公司并没有在四维空间中创建产品，“4”这个数字所代表的其实是一种先进性（而不是指进入第四维度）。它是3D架构变体的商品名，首批所谓的4D NAND设备提升了CTF（电荷撷取闪存）NAND阵列下的外围电路，从而在芯片上节省更多空间，并进一步降低生产成本。按照SK海力士的说法，与3D相比，4D 产品单位单元面积更小，生产效率更高。

SK海力士对4D NAND的解释

（图源：SK海力士）

98层之后，SK海力士陆续开发出128层、176层3D NAND。2022年8月，SK海力士宣布已开发出世界最高238层4D NAND闪存，也是尺寸最小的NAND，预计2023年上半年开始量产。SK 海力士目前的4D NAND技术现已被公认为行业标准。

PUC架构使得4D NAND允许在固定区域内实现高密度，减小了芯片尺寸，但缺点是堆叠技术可能在未来达到极限。SK海力士计划以多站点电池（MSC）为核心来克服这一障碍，通过微制造将现有电池分成两个较小的电池来存储数据，减少电池堆叠的数量，同时水平扩展电池密度，这也是SK海力士 4D 2.0的技术概念的核心要素之一。

架构五：Xtacking，代表厂商：长江存储

3D闪存中除了存储阵列之外这些外围电路会占据相当大的芯片面积，可以看出，上述这些存储厂商所采用的架构大多是是将外围电路放到存储单元下方。而长江存储所采取的是与其他公司完全不同的方法——Xtacking。

Xtacking技术是把存储阵列和外围电路分开来做，分别在两个独立晶圆上加工，虽然NAND闪存不适合用更先进的制程来加工，但是外围的电路却可以。两部分选用合适的工艺节点完成后，完成的内存阵列晶圆通过数十亿个垂直互连通道(VIAs)连接到外围晶圆。如下图所示，将外围电路位于内存之上，然后通过铜混合键合技术堆叠并连接它们，可实现更高的位密度。但是这种粘合技术仍然很昂贵。

图源：长江存储

总结

迄今为止，主流的3D NAND架构大抵有以上这五种：V-NAND、BiCS、CuA（COP）、4D PUC和Xtacking。然而就像盖高楼大厦一样，简单的堆层数不是最终目的，高楼不仅要高，还要保证可以通过安全高效的电梯轻松抵达，即每个存储芯片内部的V-NAND能否以更快、更高效、更省电的方式继续上升？这就非常考验各家的本领。随着NAND技术的进步，局限性也将浮出水面。

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