标准尺寸为y的nand门 3D NAND未来的线路图会是什么

发布时间 : 2024-11-23

作者 : 小编

访问数量 : 23

扫码分享至微信

3D NAND未来的线路图会是什么

在传统的计算机内存层次结构中，NAND闪存位于离CPU最远的位置，与静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）相比，它相对成本便宜、传输速度慢。

闪存领域的重要性体现在其在全球半导体资本支出中约占三分之一的可观份额。它的成功与其不断扩展存储密度和成本的能力有关，这也是NAND闪存技术发展的主要驱动力。大约每两年，NAND闪存行业就能够大幅提高位存储密度。

在此过程中，行业也已经引入了多项技术创新来保持这一趋势线。直到近期，NAND闪存单元都以平面配置排列，使用浮栅晶体管进行存储操作。浮栅晶体管由两个栅极组成：浮栅和控制栅。浮栅与晶体管结构的其余部分隔离，通常由多晶硅制成。控制门是普通晶体管门。

浮栅与晶体管结构的其余部分隔离

通过向控制栅极施加脉冲来完成存储单元的写入，该脉冲基于隧道机制迫使电子进入或离开浮栅。电荷的存在与否都会改变晶体管的阈值电压，这种变化称为内存窗口。因此，信息被编码在浮栅晶体管的阈值电压中，并通过测量漏极电流来完成读取。存储在隔离栅极中的电荷长时间保持不变，使存储器具有非易失性特性。

20多年来，浮栅一直是2D NAND的常用方法，尽管其结构相当复杂，但能提供可靠的运行。通过减小浮栅单元的尺寸，可以提高位存储密度。然而，2D NAND缩放在大约15nm 半间距处饱和，主要是因为阵列可靠性和静电干扰问题。

走向3D以降低每比特成本

存储密度的进一步提高是通过向第三维的过渡实现的，而不是通过堆叠类似NAND的2D层，因为这样做所需的工艺步骤会大大增加成本。真正的3D NAND的基本思想是将单元堆叠成垂直的串，从而达到更高密度的单位面积。在这种配置中，单元格仍然通过水平字行来寻址。

最常见的制造方法是环栅（GAA）垂直沟道方法，从生长氧化物/氮化物层堆叠开始。接下来，使用先进的干法蚀刻工具通过堆叠向下钻取圆柱形孔。沿孔的侧壁沉积隧道和捕获层。为了完成这个冲孔和堵塞的过程，在孔内沉积一个薄的多晶硅通道，然后是一个核心填充物，形成一个类似通心粉的结构。

下一步，去除氮化物并用字线金属代替。在这些GAA结构中，圆柱形栅极环绕通道结构增强了载流子注入捕获层的能力，从而扩大了编程/擦除窗口。

在典型3D NAND闪存结构中，BL=位线，WP =字板，

BSP=底部选择板，SP=源极板和TSL=顶部选择线

通过增加更多的层而不是缩小特征尺寸，NAND闪存行业放弃了传统的缩放方式。第一个商业3D NAND产品于2013年推出，堆栈数为24字线层（128GB）。根据供应商的不同，结构存在变化，被称为V-NAND和BICS等不同名称。

因此，3D NAND是第一个也是唯一一个将真正的3D产品推向市场的技术。在接下来的几年里，为了保持比特密度的变化趋势，更多的层被叠加在一起。最近，一些主要公司推出了基于232层3D NAND的产品，预计这种增加层数的趋势将在未来几年持续下去。

从浮栅到电荷陷阱

在研发过程中，为了促进具有挑战性的3D工艺或进一步增加位密度，还采用了其他创新措施。例如增加位密度：每个单元最多增加4位，这是NAND闪存技术的真正资产。以4位为例，足够大的存储窗口可以激活多级电池，支持每个晶体管中使用16个独立的电荷水平。

另一个创新是用电荷陷阱单元代替浮栅单元，这意味着更简化的工艺流程。两种电池的工作原理相对相似，但在电荷捕获电池中，捕获层是绝缘体，通常是氮化硅，它在相邻电池之间提供较少的静电干扰。这种电荷陷阱单元现在是大多数3D NAND结构的基础。

提高位存储密度

为了维持NAND闪存路线图，一些主要厂商最近宣布将层数增加到至少500层。按照趋势线，这一数字将在十年内增加到1000人。增加层数会带来更高的处理复杂性，它挑战了沉积和蚀刻工艺，并导致应力在层内积聚。为了应对挑战，NAND闪存制造商最近开始将层数拆分为至少两层，并将单独处理的层堆叠在彼此之上。

然而，人们担心如果没有重大创新，这种演变将逐渐降低NAND闪存产品的成本效率。层数的增加需要投资高度先进的沉积和腐蚀工具。多层叠加的趋势将大大增加掩模的数量、处理步骤和时间。它还可能导致存储路线图的速度变慢，因为1000层的堆栈直到2030年都不可用。

随着层数的增加，由于图案化和应力原因导致缩小层厚度和控制堆叠高度的压力。这种Z间距缩放降低了堆叠中所有材料的高度，包括字线金属和氧化物。

Z间距缩放

Z间距的缩放可能会通过进一步减少x-y尺寸来补充。在3D NAND的发展过程中，需要在存储单元上进行重大创新，这一点一直没有改变。因此，正在探索新的材料和电池结构作为GAA NAND闪存电池的替代品。

在发展过程中，值得关注的是连接晶体管的沟槽状结构。在这种体系结构中，存储单元不再是循环的。它们是在沟槽的侧壁实现的，沟槽两端的两个晶体管增加了位密度。从操作的角度来看，与圆形GAA NAND闪存电池相比，沟槽电池类似于平面单元电池。

尽管它在电气特性上有一点缺陷（比如程序/擦除窗口），但沟槽状结构的单位电池面积在x-y方向上可以比“GAA”电池减少。因此，沟槽电池被提出作为下一代NAND闪存电池架构，有望将x-y间距从今天的140nm降低到约30nm。

环栅架构（顶部）与沟槽NAND闪存单元架构（底部）的比较

*声明：本文系原作者创作。文章内容系其个人观点，我方转载仅为分享与讨论，不代表我方赞成或认同，如有异议，请联系后台

ADALM2000实验：TTL逆变器和NAND门

自20世纪60年代首次生产出集成逻辑门以来，各种数字逻辑电路技术层出不穷。本次实验将研究晶体管-晶体管逻辑(TTL)电路逆变器（非门）和2输入NAND门配置。

背景知识

TTL逆变器的原理图如图1所示。此电路克服了单晶体管逆变器电路的局限性。基本TTL逆变器由三级组成：电流导引输入、分相级和输出驱动级。

图1. TTL逆变器

输入级晶体管Q1执行电流导引功能，可以将它视为背靠背二极管布置。晶体管以正向或反向模式工作，使电流流入或流出第二级晶体管的基极Q2。正向电流增益ßF远大于反向电流增益ßR。关断时，它提供更高的放电电流来给基极放电。

图2. 输入电流导引级的等效电路

图1中的第二级晶体管Q2使用分相器来驱动上拉和下拉输出级的两半。它允许以相反相位产生输入条件，从而可以反相驱动输出晶体管。这样，Q4关断时Q3可以导通，反之亦然，

创意路上不孤单，唯样商城，从创意到产品一路相伴

如图3所示。

图3. 分相级

输出晶体管对Q3和Q4与二极管D1一起被称为图腾柱输出，如图4所示。这种输出配置提供了主动拉电流或灌电流的能力，对于驱动容性负载很有用。电阻R4用于限制VCC提供的电流。在稳态条件下，一次只有一个晶体管导通。

图4. 输出级

二极管D1用于提高Q4的有效导通电压，使其能够在Q3完全导通之前关断。这有助于防止逻辑状态转换期间潜在的大浪涌电流流入输出级。电阻R4还用于限制输出级中允许流动的电流。缺点是逻辑高电平会降低，降幅为二极管压降，如图11所示。

材料

● ADALM2000 主动学习模块

● 无焊试验板

● 跳线

● 一个100 kΩ电阻

● 一个2.2 kΩ电阻

● 一个470 Ω电阻

● 一个100 Ω电阻

● 一个小信号二极管(1N914)

● 五个小信号NPN晶体管（2N3904和/或SSM2212）

TTL逆变器

说明

ADALP2000 模拟部件套件随附五个2N3904 NPN晶体管。较旧的套件可能包含一对匹配的SSM2212。所示的建议试验板布局是针对SSM2212连接。如果只使用2N3904器件，请根据需要更改布局。

在无焊试验板上构建图5所示TTL逆变器电路。如果使用SSM2212 NPN对，它只能替代Q3和Q4（输出级），因为其基极和发射极端子上有内部保护二极管用以防止反向偏置。

图5. TTL逆变器

硬件设置

将电路连接到ADALM2000输入/输出连接器，如图5所示。对于未使用的示波器负输入，在不使用时最好将其接地。

试验板连接如图6所示。

图6. TTL逆变器试验板电路

程序步骤

将波形发生器W1配置为具有0 V偏移和6 V幅度峰峰值的100 Hz三角波。在x-y模式下使用示波器观察电路的电压传输曲线。

图7. TTL逆变器传输曲线

TTL NAND门

说明

给TTL逆变器再增加一个输入，便得到一个TTL NAND门。按照图8所示连接TTL逆变器电路。

图8. TTL 2输入NAND门

硬件设置

将电路连接到ADALM2000 I/O连接器，如图8所示。对于未使用的示波器负输入，在不使用时最好将其接地。

试验板连接如图9所示。

图9. TTL 2输入NAND门试验板电路

程序步骤

将波形发生器W1配置为具有0 V偏移和6 V幅度峰峰值的100 Hz三角波，将W2配置为具有0 V偏移、6 V幅度峰峰值和90°相位的100 Hz三角波。

使用示波器观察电路的输出Ch2。

图10. TTL NAND门输出波形

测量

传输特性

通过施加缓慢上升的输入电压，并确定相对于每个晶体管的导通状态变化而发生的事件序列以及这些变化发生的临界点，可以推导出TTL逆变器的传输特性。考虑图11所示的电路输入与输出传输特性曲线。

图11. TTL逆变器输入与输出传输曲线

断点P1

当输入接近0 V且基极电流提供给Q1时，该晶体管可以在正向模式下导通。集电极电流的唯一来源是Q2的漏电流，因此Q1将被驱动到饱和状态。这确保了Q2关断，进而又意味着Q3关断。在没有负载的情况下，输出级中有漏电流流动，这使得晶体管Q4和二极管D1在导通状态下几乎不传导电流。

断点P2

随着输入电压略微增加，上述状态一直持续，直到（在Q1导通并处于饱和状态的情况下）Q2基极的电压上升至导通点。则

断点P3

随着输入电压进一步增加，Q2传导更多电流，从而完全导通。Q2的基极电流由Q1的基极-集电极结（现在是正向偏置）提供，Q1仍处于饱和状态。最终，Q3达到导通点。这发生在：

请注意，当晶体管Q3刚刚导通时，VBE3 = 0.6 V，这意味着流过R3的电流为0.6 V/470 Ω = 1.27 mA。在线性活动区工作时，Q2的集电极电流为0.97 mA × 1.27 mA = 1.23 mA。

R2两端的电压降即为VR2 = 1.23 mA × 2.2 kΩ = 2.7 V。

在这种情况下，Q2上的集电极到发射极电压降为：

这证实了Q2仍在正向活动模式下运行。

随着Q3开始导通，电流通过Q4和二极管D1的传导路径，随后完全导通。这种情况下：

断点P4

随着输入电压进一步增加，Q2传导更多电流，最终进入饱和模式。Q3也传导更多电流，最终达到饱和点。当Q2传导更多电流时，其集电极电流增加。这导致R1两端的压降增加，意味着Q2上的电压（即VCE2）下降。当此电压降至Q4和二极管D1导通所要求的电压以下时，二者均关断，然后Q3饱和。

当Q3达到饱和边缘时：

问题：

1. 典型TTL逻辑门的输出电路通常被称为图腾柱输出，原因是其两个输出晶体管相互堆叠，就像图腾柱上的雕像一样。具有图腾柱输出级的门电路能否提供负载电流、吸收负载电流或既能提供又能吸收负载电流？

3D NAND未来的线路图会是什么

走向3D以降低每比特成本

从浮栅到电荷陷阱

提高位存储密度

Z间距缩放

ADALM2000实验：TTL逆变器和NAND门

关于我们

产品中心

服务与支持